【文章內(nèi)容簡(jiǎn)介】 HDL語言結(jié)合電子電路的設(shè)計(jì)知識(shí)理論聯(lián)系本次的實(shí)習(xí)內(nèi)容—汽車尾燈控制器的設(shè)計(jì)，掌握所學(xué)的課程知識(shí)和基本單元電路的綜合設(shè)計(jì)應(yīng)用，提高 IC 設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問題的獨(dú)立工作能力。通過輸入系統(tǒng)時(shí)鐘信號(hào)和相關(guān)的汽車控制信號(hào)，汽車尾燈將正確顯示當(dāng)前汽車的控制狀態(tài)。（1） 汽車正常行駛（任何開關(guān)都沒按）時(shí)，所有燈都不亮。（2） 汽車左轉(zhuǎn)（按下左轉(zhuǎn)開關(guān)）時(shí)，左轉(zhuǎn)燈（light1 燈）閃爍的亮。（3） 汽車右轉(zhuǎn)（按下右轉(zhuǎn)開關(guān)）時(shí)，右轉(zhuǎn)燈（light2 燈）閃爍的亮。（4） 汽車剎車（按下剎車開關(guān)）時(shí)，剎車燈（light3）一直亮。（5） 汽車晚上行駛（按下晚上行駛開關(guān)）時(shí)，晚上照明燈（light4）一直亮。 方案論證與選擇隨著電子技術(shù)的日新月異和科學(xué)技術(shù)的相輔相成，如實(shí)現(xiàn)汽車尾燈控制器的方案主要有基于純數(shù)字電路設(shè)計(jì)、基于單片機(jī)設(shè)計(jì)和基于可編程邏輯器件設(shè)計(jì)三種。下面將從技術(shù)可行性和經(jīng)濟(jì)上闡述這三種方案。純數(shù)字電路的設(shè)計(jì)：圖 11 純數(shù)字電路總電路圖基于純數(shù)字電路實(shí)現(xiàn)汽車尾燈控制器的原理圖如圖 11 所示，它主要由計(jì)數(shù)器芯片、集成 555 定時(shí)器和基本邏輯門電路、控制開關(guān)等構(gòu)成。但是純數(shù)字電路設(shè)計(jì)汽車尾燈系統(tǒng)布線復(fù)雜，體積、功耗大，可靠性差，交流和修改不方便，設(shè)計(jì)周期長(zhǎng)。所以傳統(tǒng)的設(shè)計(jì)開發(fā)過程、調(diào)試過程十分繁鎖，而且由于電子器件之間的互相干擾，電路的穩(wěn)定性和可移植性比較差，也由于其體積較大，性價(jià)比不高，已不適應(yīng)電子設(shè)計(jì)的發(fā)展要求。基于單片機(jī)設(shè)計(jì)汽車尾燈控制：圖 12 單片機(jī)設(shè)計(jì)框架圖單片機(jī)的設(shè)計(jì)實(shí)現(xiàn)汽車尾燈控制的總框架圖如圖 12 所示。單片機(jī)的優(yōu)缺點(diǎn)：?jiǎn)纹瑱C(jī)設(shè)計(jì)有群眾基礎(chǔ)，易上手，片源廣。其突出的特點(diǎn)是體積小，功耗低，精簡(jiǎn)指令集，抗干擾性好，可靠性高，有較強(qiáng)的模擬接口，代碼保密性好。在一些小型的應(yīng)用中，比傳統(tǒng)的 51 單片機(jī)更加靈活，外圍電路更少，因而得到了廣泛的應(yīng)用。而且大部分芯片有其兼容的 FLASH 程序存儲(chǔ)器的芯片，支持低電壓擦寫,擦寫速度快，允許多次擦寫，程序修改方便。它的特點(diǎn)是：速度快，CPU 處理能力強(qiáng)，能移植操作系統(tǒng)。但是單片機(jī)設(shè)計(jì)只適合民用，商用，不適合工業(yè)用途，原因有以下幾點(diǎn)：（1）低速 單片機(jī)靠執(zhí)行指令來完成各種功能，不論多高的工作時(shí)鐘頻率或多么好的指令時(shí)序，其排隊(duì)式串行指令執(zhí)行方式使得工作速度和效率大打折扣。在高速實(shí)時(shí)仿真、高速數(shù)據(jù)采集等方面顯得力不從心。（2）復(fù)位工作方式 單片機(jī)工作之初，需花一段時(shí)間經(jīng)歷復(fù)位過程；工作時(shí)，在某種干擾性突變情況下，也會(huì)復(fù)位，復(fù)雜的復(fù)位過程很可能就是工作不可靠的根源。（3）穩(wěn)定性不好。基于可編程邏輯器件的設(shè)計(jì)：圖 13 總框架圖基于可編程邏輯器件實(shí)現(xiàn)汽車尾燈控制器的總框架圖如圖 13 所示。CPLD 器件輸入引腳的箝位電平和輸出引腳的原始電平可預(yù)先設(shè)定，一開機(jī)立即就能達(dá)到預(yù)定電平，狀態(tài)明確。各邏輯宏單元或邏輯塊的輸入信號(hào)僅需幾 ns～幾十 ns 就反映到輸出端，信號(hào)傳輸效率很高，適合高速采樣等場(chǎng)合?？删幊踢壿嫼陠卧蜻壿媺K之間的相互連線在同一封裝內(nèi)，受外界干擾影響小，電磁兼容(EMC)性能好。然而，對(duì)設(shè)計(jì)者來說，CPLD 器件最大的優(yōu)點(diǎn)在于可現(xiàn)場(chǎng)編程。改變邏輯關(guān)系時(shí)，無需更改外部線路板，只需用圖形語言程序或硬件描述語言程序來改變電路，生成下載編輯軟件，通過下載電纜輸入 CPLD 器件即可，所以設(shè)計(jì)成功的各類邏輯功能塊有很好的兼容性和可移植性。此外還特別有利于新品試制，大大縮短了開發(fā)周期，大幅度減少設(shè)計(jì)費(fèi)用，降低設(shè)計(jì)風(fēng)險(xiǎn)。汽車尾燈控制器要求高速、高靈敏度和高可靠性，而可編程邏輯器件（CPLD）不但具有高速、高靈敏度和高可靠而且還具有應(yīng)用靈活編程方便等優(yōu)點(diǎn)，在性價(jià)比方面可編程邏輯器件也有很大的優(yōu)勢(shì)，這樣不但提高汽車的靈敏讀和可靠性，還降低了汽車尾燈的生產(chǎn)成本，汽車的行駛安全性也進(jìn)一步提高。綜上所述，對(duì)比以上三種方案，方案一穩(wěn)定性和可移植性比較差，方案二工作速度底和可靠行差，而方案三不但穩(wěn)定行和移植行好而且還有高速、高靈敏度和高可靠性等特點(diǎn)，而且制作成本低，運(yùn)用靈活。最終本次設(shè)計(jì)選擇方案三。 EDA 設(shè)計(jì)流程文本/原理圖編輯與修改。利用 EDA 工具的文本或圖形編輯器將設(shè)計(jì)者的設(shè)計(jì)意圖用文本或圖形方式表達(dá)出來。圖形輸入通常包括原理圖輸入，狀態(tài)圖輸入和波形圖輸入三種常用方法。編譯。完成設(shè)計(jì)描述后即可通過編譯器進(jìn)行排錯(cuò)編譯，變成特定的文本格式，為下一步的綜合做準(zhǔn)備。 　　綜合。將軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合僅是對(duì) HDL 而言的。適配。利用 FPGA/CPLD 布局布線適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。適配報(bào)告指明了芯片內(nèi)資源的分配與利用、引腳鎖定、設(shè)計(jì)的布爾方程描述情況。 功能仿真和時(shí)序仿真。在編程下載前必須利用 EDA 工具對(duì)適配生成的結(jié)果進(jìn)行模擬測(cè)試，就是所謂的仿真。編程下載。把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA 或 CPLD 下載以便進(jìn)行調(diào)試和驗(yàn)證。 硬件測(cè)試。第 2 章 EDA、VHDL 簡(jiǎn)介 EDA 技術(shù) EDA 技術(shù)的概念EDA 是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在 20 世紀(jì) 90 年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺(tái)上，用硬件描述語言 HDL 完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 EDA 技術(shù)的特點(diǎn)利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)：① 用軟件的方式設(shè)計(jì)硬件；② 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的；③ 設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；④ 系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)；⑤ 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此，EDA 技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。 EDA 設(shè)計(jì)流程典型的 EDA 設(shè)計(jì)流程如下:文本/原理圖編輯與修改。首先利用 EDA 工具的文本或圖形編輯器將設(shè)計(jì)者的設(shè)計(jì)意圖用文本或圖形方式表達(dá)出來。編譯。完成設(shè)計(jì)描述后即可通過編譯器進(jìn)行排錯(cuò)編譯，變成特定的文本格式，為下一步的綜合做準(zhǔn)備。綜合。將軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。行為仿真和功能仿真。利用產(chǎn)生的網(wǎng)表文件進(jìn)行功能仿真，以便了解設(shè)計(jì)描述與設(shè)計(jì)意圖的一致性。適配。利用 FPGA/CPLD 布局布線適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。適配報(bào)告指明了芯片內(nèi)資源的分配與利用、引腳鎖定、設(shè)計(jì)的布爾方程描述情況。 功能仿真和時(shí)序仿真。下載。如果以上的所有過程都沒有發(fā)現(xiàn)問題，就可以將適配器產(chǎn)生的下載文件通