【文章內(nèi)容簡介】 t 或 peripheral）兩種模式；標準的 RS232 接口；實時時鐘（ RTC）單元；擴展總線接口，連接所有信號線，可進行應用背板擴展；準 20 針 JTAG 調(diào)試接口；復位電路,電源、運行狀態(tài)指示燈；直流 5V單電源供電，含電源轉換電路。實驗箱底板：主要包括以下模塊： 桂忱 汽車尾燈控制電路的 PLD 實現(xiàn) 第 8 頁 共 29 頁 CPU 板接口單元：可接 ARM7,ARM9,ARM10 等 CPU 板；數(shù)字量輸入輸出單元：輸入：8 位自鎖按鍵開關；輸出：8 位數(shù)碼管及 8 為發(fā)光二極管；PS/2 擴展接口，可擴展 PS/2 擴展板，連接鍵盤鼠標；液晶顯示單元： 寸彩色液晶屏，最大分辨率為3202256 色，采用彩色 STN 制式、CCFL 背光；鍵盤接口單元為 44 鍵盤，帶8 位 LED 數(shù)碼管，芯片 HD7279A，用戶可自定義鍵值；音頻及接口模塊：IIS 格式芯片 UDA1341TS，采樣率最高 48KHz，通過 IIS 總線和系統(tǒng)連接，一個立體聲耳機輸出（ 外接耳機接口） ，一個立體聲麥克輸入（ 外接耳機接口） ，一個音頻信號輸入（ 外接耳機接口） ； USB 接口:1 個主接口，兩個設備接口，芯片SL811H/S、PDIUSBD12，支持 協(xié)議） ；RS232 通訊模塊：標準 RS232 接口，完成與 PC 機的串行數(shù)據(jù)的轉換； IIC 總線接口；IDE 接口：可外掛硬盤；SD 卡接口：通信頻率最高 25MHz，芯片 W86L388D，兼容 MMC 卡；A/D 轉換模塊：芯片自帶的8 路 10 位 A/D，滿量程 ；步進電機控制模塊：兩相四拍式，步距角 176。，用 IO 口線加隔離驅動電路直接控制；直流電機控制模塊：直流電機可以利用PWM 定時器輸出進行隔離后驅動，中斷反饋閉環(huán)控制；信號源單元: 兩路頻率、幅值可調(diào)三角波、方波和正弦波。輸出頻率范圍 0～120KHz,幅值范圍 0~+5V（最大） ；CPLD 單元: 完成各資源所需的地址譯碼,片選信號,以及一些高低電平的模擬；電源模塊單元:為系統(tǒng)提供+5V、 +12V、12V、+ 電源模塊單元；信號擴展單元：達盛公司標準擴展總線，外擴所有信號接口，用戶可進行功能擴展。在此實驗箱上可開設的實驗項目主要有以下幾類：基于 ARM 系統(tǒng)資源的實驗；基于 uCOSII 操作系統(tǒng)的 ARM 系統(tǒng)實驗；基于 uClinux 操作系統(tǒng)的 ARM 系統(tǒng)實驗；基于 linux 操作系統(tǒng)的 ARM 系統(tǒng)實驗。ELARM 820 型教學實驗系統(tǒng)有以下幾個特點：1．移植了目前最為流行的時時開放源碼的雙操作系統(tǒng) UC/OSII 及UCLINX，LINUX。2．CPU 板可以更換為不同廠家的 ARMARM9 的 CPU 板，并且 CPU 板可以單獨使用。3．硬件資源豐富：包括模擬信號發(fā)生器、數(shù)字量 IO 擴展、 RS232 接口、USB 接口、以太網(wǎng)接口、LCD 顯示單元、觸摸屏單元、鍵盤接口等單元、PS/2 接口單元、IDE 接口、SD 卡接口、直流電機、步進電機和溫度控制單元。4．通過 Techv 接口，可以進行系統(tǒng)功能擴展，方便用戶進行二次開發(fā)。 桂忱 汽車尾燈控制電路的 PLD 實現(xiàn) 第 9 頁 共 29 頁 5．提供源代碼，并且實驗程序都有詳盡的注釋說明，特別方便實驗教學。在本課程設計中，主要仿真將在 Max Plus II 平臺上進行模擬仿真，對仿真波形進行分析和判別。 桂忱 汽車尾燈控制電路的 PLD 實現(xiàn) 第 10 頁 共 39 頁 2 理論基礎 FPGA/CPLD 概述隨著數(shù)字集成電路的不斷更新和換代，特別是可編程邏輯器件的出現(xiàn)，使得傳統(tǒng)的數(shù)字系統(tǒng)設計方法發(fā)生了根本的改變?？删幊踢壿嬈骷撵`活性使得硬件系統(tǒng)設計師在實驗室里用一臺計算機、一套相應的 EDA 軟件和可編程邏輯芯片就可以完成數(shù)字系統(tǒng)設計與生產(chǎn)，而其中應用最廣泛的可編程邏輯器件當屬 FPGA 和 CPLD。FPGA 和 CPLD 都是可編程邏輯器件，它們是在 PAL、CAL 等邏輯器件的基礎上發(fā)展起來的。同以往的 PAL、CAL 等比較，F(xiàn)PGA/CPLD 的規(guī)模更大，它可以替代幾十甚至幾千塊通用 IC 芯片。這樣的 FPGA/CPLD 實際上就是一個子系統(tǒng)部件，因此它受到了世界范圍內(nèi)電子工程設計人員的廣泛關注和普遍歡迎。FPGA 是新一代面向用戶的可編程邏輯器件它的功能密度遠遠超過其他 PLD 器件，一塊 FPGA 可以替代（100200）片標準器件或者（2040）片 GAL 器件，其 I/O 引腳數(shù)多達 100 余條。所以一片 FPGA 芯片可以替代多個邏輯功能復雜的邏輯部件，或者一個小型數(shù)字系統(tǒng)。自 FPGA 問世以來，它已在許多領域獲得了廣泛的應用。邏輯單元型結構（LCA，Logic Cell Array）的 FPGA 由三部分組成，即邏輯單元陣列 CLB（configurable logic block） 、I/O 單元、互聯(lián)資源。這種類型結構的特點是通過對 CLB 編程實現(xiàn)邏輯功能；通過對 I/O 單元編程確定輸入或輸出結構；通過對互聯(lián)資源編程實現(xiàn) CLB 之間、CLB 與 I/O 單元之間、 I/O 單元之間的互聯(lián)關系，從而實現(xiàn)用戶所需要的邏輯功能。PAL 結構擴展型 FPGA 則是在 PLA 基礎上加以改進和擴展，大幅度增加了寄存器數(shù)量和 I/O 引腳數(shù)，增設了可編程互聯(lián)資源，改善了互聯(lián)模式，改進了陣列結構使得芯片的利用率大大提高。CPLD 器件的結構是一種與陣列可編程、或陣列固定的與或陣列形式。PAL、 GAL 都采用這種形式，但 CPLD 同它們相比，增加了內(nèi)部連線對邏輯宏單元和I/O 單元也有重大改進。一般情況下，CPLD 器件中包含三種結構：可編程邏輯宏單元、可編程 I/O 單元、可編程內(nèi)部連線。部分 CPLD 器件內(nèi)還集成了 RAM、FIFO 或雙口RAM 等存儲器，以適應 DSP 應用設計的要求。CPLD 器件具有同 FPGA 器件相似的集成度和易用性，在速度上還有一定的優(yōu)勢，因此，在可編程邏輯器件技術的競爭中它與 FPGA 并駕齊驅，成為兩支領導可編程器件技術發(fā)展的力量之一。 桂忱 汽車尾燈控制電路的 PLD 實現(xiàn) 第 11 頁 共 29 頁 FPGA/CPLD 之間存在一些區(qū)別，主要有如下幾方面。CPLD 與 FPGA 在價格、性能、邏輯規(guī)模和封裝（包括 EDA 軟件性能）等方面各有千秋，面對不同的開發(fā)項目，使用者應該作出最佳的選擇，表 21 是對 CPLD/FPGA在各個方面的比較。表 21 CPLD 與 FPGA 的區(qū)別器件比較點FPGA CPLD結構工藝 SRAM EPROM 或 FLASH基本結構 LUT 查找表 乘積項Pin—Pin 時延 不定 確定配算存儲器 需外掛 ROM 不需保密注論 無保密性 可加密工作電壓 或 5V編程工藝通過PC 機并行口或專用編程器或單片機進行配置ISP 在線編程應用主要針對要求不是很高，設計邏輯較復雜的系統(tǒng)，適合于完成時序較多的邏輯電路主要針對速度要求高，但設計邏輯又不是很復雜的系統(tǒng)，適合于完成算術和組合邏輯FPGA/CPLD 的特點主要有如下幾方面：1．CPLD/FPGA 具有用戶可編程的特性。利用 CPLD/FPGA，電子系統(tǒng)設計工程師可以在實驗室中設計出專用集成芯片，實現(xiàn)系統(tǒng)集成?？s短了產(chǎn)品的開發(fā)、上市時間，降低了開發(fā)成本。2．CPLD/，使硬件的功能可象軟件一樣通過編程來修改。不僅使設計修改和產(chǎn)品升級變得十分方便，而且極大地提高了電子系統(tǒng)的靈活性和通用能力。3．固定長度的金屬線進行各邏輯塊的互連使得設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全的預測。4．FPGA/，不需要設計人員承擔風險和費用，只需在自己的實驗室里通過在相關的軟、硬件環(huán)境下完成芯片的最終功能。其投資小，并可以節(jié)省許多潛在的花費。 桂忱 汽車尾燈控制電路的 PLD 實現(xiàn) 第 12 頁 共 29 頁 5．FPGA/。設計人員可以反復編程、擦除、使用，或者在外圍電路不動的情況下用不同軟件實現(xiàn)不同的功能。6．設計師不可或缺的重要手段——IP 核。它將一些在數(shù)字電路中常用，但比較復雜的功能塊，如 FIR 濾波器， SDRAM 控制器、PCI 接口等設計成可以修改參數(shù)的模塊，讓其他用戶能夠直接調(diào)用這些模塊，從而大大減輕了工程師的負擔，避免了重復勞動。 VHDL 語言概述電子設計自動化（EDA）的關鍵技術之一是要求用形式化方法來描述數(shù)字系統(tǒng)的硬件電路。VHDL 硬件描述語言在電子設計自動化中扮演著重要的角色，他是 EDA 技術研究的重點之一。硬件描述語言是 EDA 技術的重要組成部分，VHDL 是作為電子設計主流硬件描述語言，VHDL （Very High Speed Integrated Circuit Hardware Description Language）于1983 年由美國國防部發(fā)起創(chuàng)建，由 IEEE 進一步發(fā)展并在 1987 年作為 IEEE 標準10760 發(fā)布。因此，VHDL 成為硬件描述語言的業(yè)界標準之一。VHDL 作為 IEEE 的工業(yè)標準硬件描述語言，得到眾多 EDA 公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。VHDL 語言具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大簡化了硬件設計任務，提高了設計效率和可靠性，使用 VHDL 語言，可以就系統(tǒng)的總體要求出發(fā)，自上而下地將設計內(nèi)容細化，最后完成系統(tǒng)硬件的整體設計。一個完整的 VHDL 程序包括以下幾個基本組成部分：實體（Entity） ，結構體（Architecture） ，程序包（Package） ，庫（Library） 。其中，實體是一個 VHDL 程序的基本單元，由實體說明和結構體兩部分組成，實體說明用于描述設計系統(tǒng)的外部接口信號；結構體用于描述系統(tǒng)的行為，系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結構形式。程序包存放各設計模塊能共享的數(shù)據(jù)類型，常數(shù)，子程序等。庫用于存放已編譯的實體，機構體，程序包及配置。VHDL 語言的編譯環(huán)境有不同的版本，我們應用的是 Altera 公司的 Maxplus 軟件，它的操作順序如下：使用 TEXTEDITOR 編寫 VHDL 程序使用 COMPILER 編譯VHDL 程序；使用 WAVE2FORMEDITOR，SIMULAROT 仿真實驗；使用TIMINGANALTZER 進行芯片的時序分析；用 FLOORPLANEDITOR 鎖定芯片管腳位置；使用 PROGRAMMER 將編譯好的 VHDL 程序下載到芯片中。VHDL 進行工程設計的優(yōu)點是顯而易見的。 桂忱 汽車尾燈控制電路的 PLD 實現(xiàn) 第 13 頁 共 29 頁 1．與其他的硬件描述語言相比，VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。2．VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。3．VHDL 語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效、高速地完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。4．對于用 VHDL 完成的一個確定的設計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的將 VHDL 描述設計轉變成門級網(wǎng)表。5．VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。6．用 VHDL 語言編寫的源程序便于文檔管理，用源代碼描述來進行復雜控制邏輯的設計，既靈活方便，又便于設計結果的交流、保存和重用。在 VHDL 語言中，狀態(tài)機有兩種：莫爾型和米勒型。莫爾型狀態(tài)機的輸出僅是狀態(tài)向量的函數(shù)，輸出信號只和狀態(tài)機所處的狀態(tài)有關。圖 如下：CLK OUTPUTSINPUTSRES組合邏輯 1寄存器 組合邏輯 2圖 莫爾型狀態(tài)機模型米勒型狀態(tài)機的輸出變化要領先一個時鐘周期，它的輸出既和當前狀態(tài)有關，又和所有輸入信號有關。換句話說，在米勒型狀態(tài)機中一旦輸入信號發(fā)生變化或者狀態(tài)發(fā)生變化，輸出新好多將隨之發(fā)生變化。圖 如下： 桂忱 汽車尾燈控制電路的 PLD 實現(xiàn) 第 14 頁 共 29 頁 OUTPUTSCLKRESINPUTS組合邏輯 1寄存器圖 米勒型狀態(tài)機模型由于本設計的狀態(tài)變化與輸入信號有關，所以采用米勒型狀態(tài)機。較好的解決了五種狀態(tài)（復位狀態(tài)，測試狀態(tài)，設置狀態(tài)，烹調(diào)狀態(tài)，完成狀態(tài)）之間的轉化。程序中，首先使控制器處于復位狀態(tài)，此時把所有信號清零，再根據(jù)輸入信號轉換狀態(tài)。綜上所述，VHDL 語言的極強的行為描述能力和豐富的仿真語句及庫函數(shù)，決定了它具有支持大規(guī)模設計的分析和已有設計的再利用功能 5 和功能 6，用 VHDL 完成一個確定的設計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動把 VHDL 描述設計轉變成門級網(wǎng)表。這種方式突破了門級設計的瓶頸，極大地減少了電路設計的