數(shù)字系統(tǒng)設(shè)計(jì)與veriloghdl(參考版)
2025-07-03 04:41本頁(yè)面
【正文】 THANKS !!!致力為企業(yè)和個(gè)人提供合同協(xié)議，策劃案計(jì)劃書，學(xué)習(xí)課件等等打造全網(wǎng)一站式需求歡迎您的下載，資料僅供參考可修改編輯。 編寫4位并/串轉(zhuǎn)換程序。 試編寫同步模5計(jì)數(shù)器程序，有進(jìn)位輸出和異步復(fù)位端。endmodule數(shù)據(jù)流描述的4位加法器p88習(xí) 題 Verilog支持哪幾種描述方式，各有什么特點(diǎn)？ 分別用結(jié)構(gòu)描述和行為描述方式設(shè)計(jì)一個(gè)基本的D觸發(fā)器，并進(jìn)行綜合。input cin。output cout。endmodule結(jié)構(gòu)描述的4位級(jí)連全加器p87module add4_2(cout,sum,a,b,cin)。full_add1 f2(a[2],b[2],cin2,sum[2],cin3)。full_add1 f0(a[0],b[0],cin,sum[0],cin1)。 input cin。output cout。endmodulep86`include module add4_1(sum, cout, a, b, cin)。input a, b, sel。 p85數(shù)據(jù)流描述的2選1MUXmodule MUX3(out, a, b, sel)。endendmodulep84 數(shù)據(jù)流描述 數(shù)據(jù)流描述方式主要使用持續(xù)賦值語(yǔ)句，多用于描述組合邏輯電路，其格式為： assign LHS_net=RHS_expression。always (a or b or sel)begin if(sel) out = b。input a, b, sel。 p83行為描述的2選1MUXmodule mux2(out, a, b, sel)。endmodulep82 行為描述 就是對(duì)設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽象程度遠(yuǎn)高于結(jié)構(gòu)描述方式。and (a1, a, sel_), (a2, b, sel)。input a, b, sel。第8章 數(shù)字設(shè)計(jì)的層次與風(fēng)格p79Verilog設(shè)計(jì)的描述風(fēng)格 結(jié)構(gòu)（Structural）描述 行為（Behavioural）描述 數(shù)據(jù)流（Data Flow）描述p80在Verilog程序中可通過(guò)如下方式描述電路的結(jié)構(gòu)◆ 調(diào)用Verilog內(nèi)置門元件（門級(jí)結(jié)構(gòu)描述）◆ 調(diào)用開關(guān)級(jí)元件（晶體管級(jí)結(jié)構(gòu)描述）◆ 用戶自定義元件UDP（也在門級(jí)） 結(jié)構(gòu)（Structural）描述 p81門級(jí)結(jié)構(gòu)描述的2選1MUXmodule MUX1(out, a, b, sel)。 用Verilog設(shè)計(jì)一個(gè)8位加法器，用Quartus II軟件進(jìn)行綜合和仿真。p77思考與練習(xí) 用Verilog語(yǔ)言設(shè)計(jì)一個(gè)類似74138的譯碼器電路，用Synplify軟件對(duì)設(shè)計(jì)文件進(jìn)行綜合，觀察RTL級(jí)綜合視圖和門級(jí)綜合視圖。試編寫出Verilog程序。 試編寫兩個(gè)四位二進(jìn)制數(shù)相減的Verilog程序。p74函數(shù)的目的是返回一個(gè)值，以用于表達(dá)式計(jì)算函數(shù)的定義格式： function 返回值位寬或類型說(shuō)明 函數(shù)名； 端口聲明； 局部變量定義； 其它語(yǔ)句； endfunction返回值位寬或類型說(shuō)明是一個(gè)可選項(xiàng)，如果缺省，則返回值為1位寄存器類型的數(shù)據(jù)。 p73 任務(wù)與函數(shù) 任務(wù)（task）任務(wù)定義格式： task 任務(wù)名； //注意無(wú)端口列表 端口及數(shù)據(jù)類型聲明語(yǔ)句； 其它語(yǔ)句； endtask任務(wù)調(diào)用的格式為： 任務(wù)名（端口1，端口2，……）。被包含的文件若與包含文件不在同一個(gè)子目錄下，必須指明其路徑名。其格式為：`include “文件名” 使用`include語(yǔ)句時(shí)應(yīng)注意以下幾點(diǎn)：（1）一個(gè)`include語(yǔ)句只能指定一個(gè)被包含的文件。 p71宏替換`define `define語(yǔ)句用于將一個(gè)簡(jiǎn)單的名字或標(biāo)志符（或稱為宏名）來(lái)代替一個(gè)復(fù)雜的名字或字符串，其使用格式為： `define 宏名（標(biāo)志符） 字符串 如：`define sum ina+inb+inc+ind 在上面的語(yǔ)句中，用簡(jiǎn)單的宏名sum來(lái)代替了一個(gè)復(fù)雜的表達(dá)式ina+inb+inc+ind，采用了這樣的定義形式后，在后面的程序中，就可以直接用sum來(lái)代表表達(dá)式ina+inb+inc+ind了。Verilog提供了十幾條編譯向?qū)дZ(yǔ)句，如：`define、`ifdef、`else、`endif、`restall等。p69for語(yǔ)句for語(yǔ)句的使用格式如下（同C語(yǔ)言）：for（表達(dá)式1；表達(dá)式2；表達(dá)式3）語(yǔ)句；即：for（循環(huán)變量賦初值；循環(huán)結(jié)束條件；循環(huán)變量增值）執(zhí)行語(yǔ)句；p70 編譯指示語(yǔ)句 Verilog允許在程序中使用特殊的編譯向?qū)В–ompiler Directives）語(yǔ)句，在編譯時(shí)，通常先對(duì)這些向?qū)дZ(yǔ)句進(jìn)行“預(yù)處理”，然后再將預(yù)處理的結(jié)果和源程序一起進(jìn)行編譯。（3）while：執(zhí)行一條語(yǔ)句直到某個(gè)條件不滿足。這四種語(yǔ)句分別為:（1）forever：連續(xù)地執(zhí)行語(yǔ)句；多用在“initial”塊中，以生成時(shí)鐘等周期性波形。 while(i0) i=i+1。 endinitial begin repeat(5) out = out +1。i4。 case （敏感表達(dá)式） 值1： 語(yǔ)句1； //case分支項(xiàng)
醫(yī)療健康相關(guān)推薦
鄂ICP備17016276號(hào)-1