北航夏宇聞復(fù)雜數(shù)字邏輯系統(tǒng)的veriloghdl設(shè)計(jì)方法簡(jiǎn)介(參考版)
2025-01-19 08:30本頁面
【正文】 仿真和綜合工具概述 ? 常用的仿真工具： Verilog XL NC Verilog ModelSim VeriBest ViewLogic . . . . . ? 常用的綜合工具： Synplify Exemplar Synopsys Express Synopsys Designer . . . . . Verilog HDL 設(shè)計(jì)示例 ? 設(shè)計(jì)示例一 ：用基本邏輯單元構(gòu)成上層邏輯 ? 設(shè)計(jì)示例二 ：結(jié)構(gòu)型模塊的構(gòu)成 ? 設(shè)計(jì)示例三 ：模塊的測(cè)試和功能驗(yàn)證入門 ? 設(shè)計(jì)示例四 ：簡(jiǎn)單狀態(tài)機(jī)設(shè)計(jì)要點(diǎn) ? 設(shè)計(jì)示例五 ? 設(shè)計(jì)示例六 ? 設(shè)計(jì)示例七 。 . . . . . endmodule 不同抽象級(jí)別的 HDL 模型 ? 系統(tǒng)級(jí) （ System Level） ? 算法級(jí) ( Algorithm Level) ? 寄存器傳輸級(jí) (Register Transfer Level) ? 門級(jí) ( Gate Level) ? 開關(guān)級(jí)（ Switch Level） 可綜合的 Verilog HDL 模型 ? 算法級(jí) ( Algorithm Level) 部分可綜合 ? 寄存器傳輸級(jí) (Register Transfer Level) 完全可綜合 ? 門級(jí) ( Gate Level) 完全可綜合 ? 開關(guān)級(jí)（ Switch Level） 用于基本邏輯器件仿真模型的建庫 綜合工具和要點(diǎn) ? 綜合是把 Verilog HDL源代碼通過綜合 工具， 轉(zhuǎn)變?yōu)橄鄳?yīng)工藝的門級(jí)邏輯表示的一個(gè)過程； ? 在綜合之前， Verilog HDL源代碼的風(fēng)格必須 經(jīng)過嚴(yán)格檢查，僅僅符合語法不一定能綜合； ? 不同的綜合工具性能有差別，支持的 Verilog HDL源代碼的語法集合和風(fēng)格也略有差別。 . . . . . 可綜合模塊 mysj1(. clock(clk), reset(rst),.ack(ackn) . . .)。 wire 連線定義 . . . . Reg 初試化塊中寄存器定義 . . . . initial begin 定義波形記錄、輸入數(shù)據(jù)文件、記錄輸出文件 、 監(jiān)視重要信號(hào)、記錄重要時(shí)刻、設(shè)置仿真時(shí)間等。 end endmodule 激勵(lì)源 的 Verilog 模塊 (續(xù)上頁） 上面這個(gè)模塊可根據(jù)從被測(cè)試模塊輸出 的 ack 信號(hào)逐一發(fā)出讀 /寫、地址、數(shù)據(jù) 至被測(cè)試模塊，可以用來檢驗(yàn)被測(cè)試模 塊的功能是否正確，但沒有具體的門級(jí) 電路系統(tǒng)與之對(duì)應(yīng) 。 end always (posedge ack) begin DataToRam = DataToRam + 2。 end 激勵(lì)源 的 Verilog 模塊 (續(xù)上頁） else begin (5 * `timeslice) read = 1。 always (posedge ack) if (w_r == 0) begin (5*`timeslice) write = 1。 激勵(lì)源 的 Verilog 模塊 (續(xù)上頁） addr = 16 ‘h 0000 。 w_r = 0。 //used to stack the data assign 10 data = (w_r)? ‘hzz : DataToRam。 reg w_r 。 reg clock, read, write。 output [15:0] addr。 input ack。 RAM 的 Verilog 模塊 （ 續(xù)上頁） always (posedge write) begin 10 ram[addr] = data。amp。 reg [7:0] ram[8 ‘hff : 0]。 input [9:0] addr。 RAM 的 Verilog 模塊 `timescale 1ns/1ns module ram(data, addr, ena, read, write) 。 其他形式的 Verilog 模塊 ? 外圍部分： 這部分邏輯不用綜合成電路，但為了驗(yàn)證我 們的設(shè)計(jì)， 其行為必須與真實(shí)器件完全一 致。 為什么 Verilog能支持大型設(shè)計(jì) ? Verilog 語法支持多層次多模塊設(shè)計(jì)： 用 `include 宏指令可以在一個(gè)模塊中包含多個(gè)模 塊； 在一個(gè)模塊中可以用實(shí)例調(diào)用別的模塊中定義的 電路結(jié)構(gòu)，構(gòu)成多層次模塊； 在一個(gè)模塊中可以用多個(gè)任務(wù)和函數(shù)來表 達(dá)復(fù)雜 的狀態(tài)機(jī)和結(jié)構(gòu)； 一個(gè)設(shè)計(jì)項(xiàng)目往往由一個(gè)頂層測(cè)試模塊和多個(gè)可 綜合模塊和若干個(gè)外圍接口模塊構(gòu)成。 HDL行為模塊的功能 ? 行為模塊： 用于系統(tǒng)分割時(shí)驗(yàn)證各部分的功能指標(biāo)分配 是否合理 ； 在仿真時(shí)可用于替代與所設(shè)計(jì)電路系統(tǒng)相連 接的現(xiàn)成可購得的外圍電路； 用于產(chǎn)生測(cè)試信號(hào)和數(shù)據(jù)輸入到所設(shè)計(jì)電路 系統(tǒng)并接收它的應(yīng)答信號(hào)和輸出以驗(yàn)證其功 能。 ? 可綜合模塊： 可通過綜合工具，自動(dòng)地轉(zhuǎn)換為 門級(jí)邏輯電 路的 Verilog HDL 模塊。 else Stay_In_Original_State。 begin if Condition_Is_True Switch_Proper_Control_Logic。 else Stay_In_Original_State。 begin if Condition_Is_True Switch_Proper_Control_Logic。 Prepare_For_Next_State。 end 時(shí)序邏輯設(shè)計(jì)要點(diǎn) 用 always： (繼續(xù)上頁） 如： task do_reset。 state_5: do_state_5。 state_3: do_state_3。 else case(state) state_1: do_state_1。可見需要有一個(gè)寄存器來儲(chǔ)存 e 的變化。 end 此時(shí)生成的不是純組合邏輯，因?yàn)楫?dāng) e 變化時(shí)， out 不 能立即跟著變化。 c) | (d amp。 組合邏輯設(shè)計(jì)要點(diǎn) ? 用 always塊時(shí)，必須注意電平敏感的信號(hào)表是否完全，如： always (a or b or or c or d )
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