pld與veriloghdl(參考版)
2025-01-03 10:47本頁(yè)面
【正文】 endcase end endmodule The End 謝謝觀看 /歡迎下載 BY FAITH I MEAN A VISION OF GOOD ONE CHERISHES AND THE ENTHUSIASM THAT PUSHES ONE TO SEEK ITS FULFILLMENT REGARDLESS OF OBSTACLES. BY FAITH I BY FAITH 。 default : abcdefg=739。 4‘d9: abcdefg=739。d8: abcdefg=739。b1110000。 439。d6: abcdefg=739。b1011011。 439。d4: abcdefg=739。b1111001。 439。d2: abcdefg=739。b0110000。 439。d0: abcdefg=739。 reg [6:0] abcdefg。 output [6:0] abcdefg。 default: f = a。 always (a or b or sel) case (sel) 139。 input a, b, sel。 endmodule a b sel f M U X 0 1 示例 ─ Mux with Always(Case) module mux2_1(f, a, b, sel)。 always (a or b or sel) if (sel) f = b。 input a, b, sel。 endmodule a b sel f a b sel f M U X 0 1 if條件語(yǔ)句 if（表達(dá)式） 語(yǔ)句 1； if（表達(dá)式） 語(yǔ)句 1； else 語(yǔ)句 2； if（表達(dá)式 1） 語(yǔ)句 1； else if（表達(dá)式 2）語(yǔ)句 2； else if（表達(dá)式 3）語(yǔ)句 3； …… else if（表達(dá)式 n）語(yǔ)句 n； else 語(yǔ)句 n+1； ? 表達(dá)式一般為邏輯表達(dá)式或關(guān)系表達(dá)式 –對(duì)表達(dá)式的值進(jìn)行判斷，若為 0， x， z，按假處理；若為 1，則按真處理，執(zhí)行指定語(yǔ)句 ? if和 else后可包含單個(gè)或多個(gè)語(yǔ)句，多句時(shí)用 beginend塊語(yǔ)句括起來(lái) ? if語(yǔ)句嵌套使用時(shí)，注意 if與 else的配對(duì)關(guān)系 Case條件語(yǔ)句 case （敏感表達(dá)式） 值 1：語(yǔ)句 1； 值 2：語(yǔ)句 2； …… 值 n：語(yǔ)句 n； default： 語(yǔ)句 n+1； endcase 條件語(yǔ)句使用要點(diǎn) ? 描述組合電路時(shí)，應(yīng)注意列出所有條件分支，否則編譯器認(rèn)為條件不滿(mǎn)足時(shí)，會(huì)引進(jìn)一個(gè)記憶單元（鎖存器）來(lái)保持原值，從而產(chǎn)生時(shí)序電路而非組合電路 ? 由于每個(gè)變量有 4種取值，為包含所有分支，可在 if語(yǔ)句后加上 else；在 case語(yǔ)句后加上 default 示例 ─ Mux w
數(shù)學(xué)相關(guān)推薦
鄂ICP備17016276號(hào)-1