數(shù)字系統(tǒng)設(shè)計與veriloghdl-文庫吧資料
2025-07-06 04:41本頁面
【正文】 值2： 語句2； …… 值n： 語句n。p66 條件語句（ ifelse語句）ifelse語句使用方法有以下3種：（1）if（表達式） 語句1；（2）if（表達式） 語句1； else 語句2；（3）if（表達式1） 語句1； else if（表達式2） 語句2； else if（表達式3） 語句3； …… else if（表達式n） 語句n； else 語句n+1。b。p65 賦值語句持續(xù)賦值語句（Continuous Assignments）assign為持續(xù)賦值語句，主要用于對wire型變量的賦值。 regc=regb。beginend串行塊中的語句按串行方式順序執(zhí)行。p63always過程語句使用模板always (敏感信號表達式eventexpression)begin//過程賦值//ifelse，case，casex，casez選擇語句//while，repeat，for循環(huán)//task，function調(diào)用end“always”過程語句通常是帶有觸發(fā)條件的，觸發(fā)條件寫在敏感信號表達式中，只有當觸發(fā)條件滿足時，其后的“beginend”塊語句才能被執(zhí)行。編譯向?qū)дZ句`define√`include√`ifdef, `else, `endif√p62 過程語句 initial always在一個模塊（module）中，使用initial和always語句的次數(shù)是不受限制的。forever循環(huán)語句for√repeatalways√塊語句串行塊beginend√并行塊forkjoind2, 39。b0x110, 39。d18, 39。p589．位拼接運算符（concatenation operators）{ }該運算符將兩個或多個信號的某些位拼接起來。即：信號=條件?表達式1:表達式2。 與~amp。~ 按位取反amp。amp。向量的寬度用下面的形式定義： [msb : lsb]比如： wire[3:0] bus。 //a為標量 reg clk。ha3；//分別定義參數(shù)sel代表常數(shù)8（10進制），參數(shù)code代表常量a3（16進制）p49 向量 1．標量與向量寬度為1位的變量稱為標量，如果在變量聲明中沒有指定位寬，則默認為標量（1位）。參數(shù)常用來定義時延和變量的寬度。 //定義qout為8位寬的reg型向量reg[8:1] qout。 reg型變量是最常用的一種variable型變量。wire型變量的定義格式如下：wire 數(shù)據(jù)名1，數(shù)據(jù)名2，……數(shù)據(jù)名n；例如： wire a,b； //定義了兩個wire型變量a和bExamples:wire[7:0] databus； //databus的寬度是8位wire[19:0] addrbus； //addrbus的寬度是20位p47Variable型variable型變量必須放在過程語句（如initial、always）中，通過過程賦值語句賦值；在always、initial等過程塊內(nèi)被賦值的信號也必須定義成variable型。對連線型有兩種驅(qū)動方式，一種方式是在結(jié)構(gòu)描述中將其連接到一個門元件或模塊的輸出端；另一種方式是用持續(xù)賦值語句assign對其進行賦值。數(shù)據(jù)類型（Data Type）是用來表示數(shù)字電路中的物理連線、數(shù)據(jù)存儲和傳輸單元等物理量的。例如： // // (e與E相同)5E4 //實數(shù)（Real）p45 數(shù)據(jù)類型 Verilog有下面四種基本的邏輯狀態(tài)?！?十進制表示法?！鮤2A、839。之間，以及進制和數(shù)值之間允許出現(xiàn)空格，但39。hZ //4位z，即zzzz8□39。B1x_01 //4位二進制數(shù)1x01539。O27 //5位八進制數(shù)439。b11000101 //位寬為八位的二進制數(shù)11000101839。進制數(shù)字size 為對應(yīng)二進制數(shù)的寬度；base為進制；value是基于進制的數(shù)字序列。Examples:countCOUNT //COUNT與count是不同的_A1_d2 //以下劃線開頭R56_68FIVEp41◆ 整數(shù)◆ 實數(shù)◆ 字符串 常量 程序運行中，值不能被改變的量稱為常量（constants），Verilog中的常量主要有如下3種類型： p42整數(shù)按如下方式書寫：+/size 39。第6章 Verilog HDL語法與要素標識符（Identifiers） 標識符（Identifiers）Verilog中的標識符可以是任意一組字母、數(shù)字以及符號“$”和“_”（下劃線）的組合，但標識符的第一個字符必須是字母或者下劃線。endmodulep38習 題 用Verilog設(shè)計一個8位加法器，并進行綜合和仿真，查看綜合結(jié)果和仿真結(jié)果。 //輸入端口聲明/*定義數(shù)據(jù)，信號的類型，函數(shù)聲明*/reg 信號名；//邏輯功能定義assign 結(jié)果信號名=表達式； //使用assign語句定義邏輯功能//用always塊描述邏輯功能always (敏感信號表達式) be
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