數(shù)字系統(tǒng)設(shè)計與veriloghdl-在線瀏覽
2024-08-10 04:41本頁面
【正文】 PLD的輸入緩沖電路簡單陣列的表示 p20PROM PROM表達(dá)的PLD陣列圖 p21PROM 用PROM完成半加器邏輯陣列 p22 FPGA的原理與結(jié)構(gòu) 查找表結(jié)構(gòu) 4輸入LUT及內(nèi)部結(jié)構(gòu)圖 p23習(xí) 題 PLA和PAL在結(jié)構(gòu)上有什么區(qū)別？ 說明GAL的OLMC有什么特點，它怎樣實現(xiàn)可編程組合電路和時序電路？ 簡述基于乘積項的可編程邏輯器件的結(jié)構(gòu)特點？ 基于查找表的可編程邏輯結(jié)構(gòu)的原理是什么？ 基于乘積項和基于查找表的結(jié)構(gòu)各有什么優(yōu)缺點？ CPLD和FPGA在結(jié)構(gòu)上有什么明顯的區(qū)別，各有什么特點？ FPGA器件中的存儲器塊有何作用？p24第3章 Quartus II集成開發(fā)工具基于Quartus II進(jìn)行EDA設(shè)計開發(fā)的流程 p26設(shè)計一個半加器p27設(shè)計一個全加器 習(xí) 題 31 基于Quartus II軟件，用D觸發(fā)器設(shè)計一個2分頻電路，并做波形仿真，在此基礎(chǔ)上，設(shè)計一個4分頻和8分頻電路，做波形仿真。32 基于Quartus II軟件，用7490設(shè)計一個能計時（12小時）、計分（60分）和計秒（60秒）的簡單數(shù)字鐘電路。（4）在實現(xiàn)上述功能的基礎(chǔ)上可以進(jìn)一步增加其它功能，比如校時功能，能隨意調(diào)整小時、分鐘信號，增加整點報時功能等。 采用Quartus II軟件的宏功能模塊lpm_rom，用查表的方式設(shè)計一個實現(xiàn)兩個8位無符號數(shù)加法的電路，并進(jìn)行編譯和仿真。 用數(shù)字鎖相環(huán)實現(xiàn)分頻，假定輸入時鐘頻率為10MHz，想要得到6MHz的時鐘信號，試用altpll宏功能模塊實現(xiàn)該電路。output[3:0] sum。input[3:0] ina,inb。 assign {cout,sum}=ina+inb+cin。每個模塊的內(nèi)容都嵌在module和endmodule兩個關(guān)鍵字之間；每個模塊實現(xiàn)特定的功能；模塊是可以進(jìn)行層次嵌套的。（3）Verilog程序書寫格式自由，一行可以寫幾個語句，一個語句也可以分多行寫。（5）可以用 /*……*/ 和 //…… 對Verilog程序作注釋。p37Verilog 模塊的模板 module 頂層模塊名 (輸入輸出端口列表)。 //輸出端口聲明input 輸入端口列表。//門元件例化 門元件關(guān)鍵字 例化門元件名 (端口列表port_list)。 用Verilog設(shè)計一個8位計數(shù)器，并進(jìn)行綜合和仿真，查看綜合結(jié)果和仿真結(jié)果。另外，標(biāo)識符是區(qū)分大小寫的。basevalue 即 +/位寬39。進(jìn)制有如下4種表示形式：◆ 二進(jìn)制（b或B）◆ 十進(jìn)制（d或D或缺省）◆ 十六進(jìn)制（h或H）◆ 八進(jìn)制（o或O）整數(shù)（integer）p43Examples:839。hd5 //位寬為八位的十六進(jìn)制數(shù)d5；539。D2 //4位十進(jìn)制數(shù)2439。Hx //5位x（擴(kuò)展的x），即xxxxx439。h□2A /*在位寬和39。和進(jìn)制之間，數(shù)值間是不允許出現(xiàn)空格的，比如839。h2□A等形式都是不合法的寫法 */整數(shù)（integer）p44實數(shù)（Real）有下面兩種表示法。例如： //以上2例是合法的實數(shù)表示形式2. //非法：小數(shù)點兩側(cè)都必須有數(shù)字◆ 科學(xué)計數(shù)法?！?0：低電平、邏輯0或邏輯非◆ 1：高電平、邏輯1或“真”◆ x或X：不確定或未知的邏輯狀態(tài)◆ z或Z：高阻態(tài)Verilog中的所有數(shù)據(jù)類型都在上述4類邏輯狀態(tài)中取值，其中x和z都不區(qū)分大小寫，也就是說，值0x1z與值0X1Z是等同的。 p46net型Net型數(shù)據(jù)相當(dāng)于硬件電路中的各種物理連接，其特點是輸出的值緊跟輸入值的變化而變化。wire是最常用的Net型變量。注意：variable型變量并不意味著一定對應(yīng)著硬件上的一個觸發(fā)器或寄存器等存儲元件，在綜合器進(jìn)行綜合時，variable型變量會根據(jù)具體情況來確定是映射成連線還是映射為觸發(fā)器或寄存器。定義格式如下： reg 數(shù)據(jù)名1，數(shù)據(jù)名2，……數(shù)據(jù)名n； 例如：reg a,b； //定義了兩個reg型變量a，bExamples:reg[7:0] qout。 p48 參數(shù)(parameter)在Verilog語言中，用參數(shù)parameter來定義符號常量，即用parameter來定義一個標(biāo)志符代表一個常量。其定義格式如下：parameter 參數(shù)名1=表達(dá)式1，參數(shù)名2=表達(dá)式2，參數(shù)名3=表達(dá)式3， …… ；例如：parameter sel=8,code=839。舉例如下： wire a。 //clk為標(biāo)量reg型變量線寬大于1位的變量（包括net型和variable型）稱為向量（vector）。 //4位的總線p50 運算符（Operators） 1．算術(shù)運算符（Arithmetic operators）常用的算術(shù)運算符包括：+ 加 減* 乘/ 除% 求模p512．邏輯運算符（Logical operators）amp。 邏輯與|| 邏輯或! 邏輯非p523．位運算符（Bitwise operators）位運算，即將兩個操作數(shù)按對應(yīng)位分別進(jìn)行邏輯運算。 按位與| 按位或^ 按位異或^~,~^ 按位同或（符號^~與~^是等價的）p534．關(guān)系運算符（Relational operators） 小于= 小于或等于
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