【正文】 41。end process。then m=m+1。event and xx=39。 end if。 if語句通過對m大小，來判決y輸出的電平 else y=39。 m計數器清零elsif q=10 then if m=3 then y=39。end process。 end if。 if語句完成q的循環(huán)計數 elsif q=11 then q=0。039。 then xx=x。event and clk=39。 寄存x信號signal m:integer range 0 to 5。architecture behav of PLASK2 issignal q:integer range 0 to 11。 調制信號 y :out std_logic)。 系統(tǒng)時鐘 start :in std_logic。use 。use 。 對基帶碼進行調制end behav。end process。 end if。039。q=0。 改變q后面數字的大小，就可以改變載波信號的占空比 elsif q=3 then f=39。139。 then q=0。 then if start=39。event and clk=39。 分頻計數器signal f :std_logic。 調制信號end PLASK。 開始調制信號 x :in std_logic。entity PLASK isport(clk :in std_logic。use 。ASK調制VHDL程序:library ieee。end process。end if。c0=c7 xor c4 xor c3 xor c2。c6=c5。c4=c3。c2=c1。q=c7。c0=39。c1=39。c2=39。c3=39。c4=39。c5=39。c6=39。) thenc7=39。 thenif(load=39。event and clk=39。architecture a1 of ps issignal c0,c1,c2,c3,c4,c5,c6,c7:std_logic。q: out std_logic)。use 。而你開朗的個性和寬容的態(tài)度，幫助我能夠很快的融入我們這個新的實驗室感謝我的室友們，從遙遠的家來到這個陌生的城市里，是你們和我共同維系著彼此之間兄弟般的感情，維系著寢室那份家的融洽。 致 謝感謝我的導師胥磊，他那嚴謹細致、一絲不茍的作風一直是我工作、學習中的榜樣；他循循善誘的教導和不拘一格的思路給予我無盡的啟迪。加大碼元寬度，可增加碼元能量，有利于提高通信系統(tǒng)的可靠性。VHDL語言也大大降低了整個方案實現的難度，但在最大限度地發(fā)揮器件性能方面VHDL的設計方法還有一定的局限性，還不能提供FPGA布局布線的優(yōu)化和約束。FPGA的時鐘延遲可以達到納秒級，對這個要求誤碼率低的調制解調系統(tǒng)十分有利。在ASK數字傳輸系統(tǒng)中，FPGA的作用相當重要，尤其是在對基帶信號的處理和整個系統(tǒng)的控制中FPGA不但能大大縮減電路的體積，提高電路的穩(wěn)定性，而且先進的開發(fā)工具使整個ASK傳輸系統(tǒng)的設計調試周期大大縮短。數字調制系統(tǒng)的優(yōu)點是在于抗干擾和噪聲的能力強，可以同時傳輸各種不同速率或帶寬的信號（如聲音、圖像和數據信號等等），并且易于采用加密的方式傳送信息。通過結果驗證了仿真分析的正確性，誤碼率低。在第3章和第4章的方案設計基礎上，設計了偽隨機序列作為基帶信號，同時將調制和解調模塊進行改進并綜合。圖58（b）ASK調制解調綜合仿真圖這里也可以讓start信號在m序列到來的前一個系統(tǒng)時鐘置高電平，這樣可以更好的預防m(xù)信號和q不同步的問題，如圖58（c）。所以如圖58（a），m序列產生的是1001111001碼，輸出信號y也是1001111001碼，結果正確。又因為規(guī)定的碼元寬度為載波信號的6個周期，即36 ns，和m序列發(fā)生器的系統(tǒng)時鐘信號clk2的周期相等，再加上m序列發(fā)生器的一個系統(tǒng)時鐘就產生一個碼元。clk1的周期為3ns，clk2的周期為36ns。圖58（a）ASK調制解調綜合仿真圖 clk和clk1繼續(xù)遵循clk1的頻率是clk的兩倍的原則。如圖57。將m序列發(fā)生器ps，ASK調制模塊PLASK和解調模塊PLASK2連接起來，同時每個模塊接一個輸出以便觀察并驗證結果。而后面一個碼由于q重新記數所以m和q同步沒有解調錯誤。但是由于信號q在此時已經記完了11個數并清零了，就使得m信號還沒有記完6個載波周期就也被清零了。圖56（d）是圖56（c）的部分放大圖，由圖56（d）可以看出m在295ns時開始對xx信號記數。圖56（c）ASK調制解調仿真圖圖56（d）ASK調制解調仿真圖圖56（c）是傳輸一個1011碼，但是最后解調出來是0001碼。q的記數頻率是m的兩倍，而q有12個取值（0到11），m有6個取值（0到5），所以應該使q的兩個值的記數時間等于m的一個值的記數時間，也才符合碼元長度為6個調制部分的載波周期。因為一旦控制信號start為高電平，信號q就開始記數功能。如果將兩個模塊的系統(tǒng)時鐘設成一樣或者不是兩倍的關系，結果會出現輸出y一直是低電平或其他的錯誤情況。圖56（a）ASK調制解調仿真圖圖56（b）ASK調制解調仿真圖局部放大圖由于調制模塊是將系統(tǒng)時鐘4分頻，解調模塊是將系統(tǒng)時鐘2分頻。 綜合仿真將調制解調的模塊綜合連接起來如圖55，在模塊的四個輸入端分別接入調制模塊的系統(tǒng)時鐘信號clk，解調模塊的系統(tǒng)時鐘clk1，控制信號start，調制信號x和輸出信號y。圖54 M序列的仿真波形圖 圖中的load在“1”電平期間對偽隨機序列發(fā)生器置初始信號，早“0”電平期間偽隨機序列發(fā)生器進行移位操作。圖52 m序列模塊模塊連線圖如圖53，在模塊的兩個輸入端分別接入系統(tǒng)時鐘信號clk、序列產生控制信號load和輸出信號q。在始終的上升沿控制下，當load=1時，給移位寄存器預置初始信號100000。選m序列的級數為n=7，序列長度為127。實際上Ci=0表示斷開，Ci=1表示連接。0=0，10=0線性移位寄存器的一般形式如圖1所示，總共有1，2，3，… ，N個寄存器，他們的狀態(tài)為Xi（i=1,2,3，…，n），經Ci（I=1,2,3，…，n）相乘后模2加，再反饋。如果讓某些寄存器的輸出反饋回來進行運算，運算結果作為第一級寄存器的輸入，則我們可以得到一個移位寄存器序列。 移位寄存器由時鐘控制若干個串接的存儲器所組成。 m序列的實現在實際工程應用中，m序列即可用硬件產生，也可用軟件產生。m序列和其移位后的序列逐位模2加,所得的序列還是m序列,只是相位不同。一個周期P=2n1內,共有2n1個游程,其中長度為1(單“1”,或單“0”,)的游程占總游程的1/2,長度為2(“11”或“00”)的游程占總游程的1/4,長度為3(“111”或“000”)的游程占總游程的1/8,長度為k的游程占總游程的1/2k，只有一個包含(n一l)個“0”的游程,也只有一個包含n個“1”的游程。m序列一個周期N=2n1內“1”和“0”的碼元數大致相等,“0”出現2n11 次，“1”出現2n1次 (“1”比“0”只多一個) 。②可除盡。一般來說，一個n級的反饋移存器可能產生的最長周期為：2n11 ，則8位的移位寄存器能產生的最長周期為127。此外m序列又有較好的密碼學性質，用在密碼學和保密通信中，即用來產生序列密碼。PN碼的選擇作為3 G移動通信的關鍵技術之一直接影響CDMA系統(tǒng)的質量、抗干擾能力等。這是因為偽隨機序列（Pseudonoise Sequenec）具有類似于隨機信號的一些統(tǒng)計特性，但又是有規(guī)律的，容易產生和復制。首先用在擴頻通信系統(tǒng)中，3 G及3 G移動通信技術的特征之一是碼分多址即CDMA，碼是CDMA碼分的基礎。偽隨機信號在雷達、遙控、遙測、通信加密和無線電測量系統(tǒng)領域有著廣泛的應用?；鶐盘栍胢序列發(fā)生器產生。通過結果了解ASK解調系統(tǒng)從信號傳輸進來到解調輸出的全過程。 本章小結本章介紹的是ASK解調系統(tǒng)軟件仿真的實現。所以這個結果就出現了錯誤，也就是誤碼。再看y信號的第一個高電平和相對的x信號的長度不一樣。039。例如圖44（c）。而這里面最要注意到的問題就是前面反復說的碼元長度。由于在q等于10前沒有進行判決，所以之前的y信號都沒有輸出，這就造成了輸出信號y延時輸入信號x有9個系統(tǒng)時鐘。.在q=11時，m清零。圖44（b）ASK解調仿真局部放大圖x的信號值延時一個系統(tǒng)時鐘賦給xx。從圖上可以明顯看出x信號攜帶的數據是1011011解調出來后也是1011011，即信號y，沒有誤碼。圖43 模塊連線進行全編譯后ASK程序解調仿真圖及注釋如圖44（a）、（b）、（c）所示。 ASK解調系統(tǒng)仿真解調模塊如圖42。碼元寬度的設置就和m的設置密切相關。最后一行程序作用是用計數器m計xx信號的脈沖個數。第二行、第三行和第四行程序則是通過對m大小，來判決y輸出的電平。then m=m+1。event and xx=39。 end if。 . else y=39。 elsif q=10 then if m=3 then y=39。具體的原理在下個程序說明后介紹。其中先設定是在系統(tǒng)時鐘上升沿工作，然后用if語句完成q的循環(huán)計數，當q等于11時循環(huán)又從0開始記數。第四行程序是一個q值加1的循環(huán)。第一行程序的作用是在系統(tǒng)時鐘clk上升沿時，把解調信號x賦給中間信號xx。 elsif q=11 then q=0。039。 then xx=x。event and clk=39。當然，這個記數值的上限是可以通過程序改變的，這也就是說碼元寬度是可以隨著調制出來的信號而改變，以符合調制信號的各項參數，從而減少誤碼的出現。第4章 ASK解調系統(tǒng)軟件仿真 解調系統(tǒng)仿真建模如圖41，是ASK調制建模方框圖。用VHDL語言編寫一個具有分頻器和相乘器的功能模塊并進行傳輸系統(tǒng)的仿真以及結果調試。如果所有工作都做到，那么信號的傳輸正確率將會很高，再加上是數字傳輸系統(tǒng)，誤碼率可為0。圖34(b) ASK調制仿真全圖圖34(c) ASK調制仿真全圖由以上的圖可知，在調制系統(tǒng)中，要選擇正確的傳輸開始時間，選擇合適的載波頻率，注意碼元的長度一致，否則將很難傳輸一個正確的信號。對于發(fā)送同樣的101碼，圖34（c）就比圖34（b）要好的多，在觀察時很直觀，實際應用中也會減少誤碼率。如圖34(c)，就是選擇了正確的時間傳送信號。雖然時間上是載波的6個周期，但是這樣就會在解調部分造成誤碼。如圖34(b) ，這個調制的圖的1碼和0碼的碼元長度就是一致的，都是載波f的6個周期。在start高電平時進行調制,f是載