【正文】 絕對碼輸出信號end PL。 開始轉(zhuǎn)換信號 x :in std_logic。entity PL_DPSK2 isport(clk :in std_logic。use 。 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 38Startq=0q=3 y=xx x?xx=xq=1q=2End圖 21 相對碼到絕對碼轉(zhuǎn)換的 VHDL 程序設(shè)計流程圖 相對碼—絕對碼轉(zhuǎn)換的 VHDL 程序library ieee。這里確定計數(shù)器 q 的循環(huán)周期為 4，所以相絕對碼碼元長度確定為 4 倍的 clk。end behav。end if。 else q=q+1。y=xx xor x。 elsif q=0 then q=1。 xx=39。039。139。 中間寄存信號 beginprocess(clk,x) 此進(jìn)程完成絕對碼到相對碼的轉(zhuǎn)換beginif clk39。architecture behav of PL_DPSK issignal q:integer range 0 to 3。 絕對碼輸入信號 y :out std_logic)。 系統(tǒng)時鐘 start :in std_logic。use 。use 。要完成 ， 利用 VHDL 程序中信號的延 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 37時性，用 xx=xx x, y=xx x 兩個公式就能完成絕對碼到相對碼的轉(zhuǎn)換。如圖 20 所示為絕對碼轉(zhuǎn)換為相對碼的VHDL 程序設(shè)計流程圖。end behav。end if。 else q=q+1。 end if。 else y=39。) then y=39。 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 36 if(x=39。 then q=0。 then if start=39。event and clk=39。architecture behav of PL_CPSK2 issignal q:integer range 0 to 3。 調(diào)制信號 y :out std_logic)。 系統(tǒng)時鐘 start :in std_logic。use 。use 。 解調(diào)電路的設(shè)計實現(xiàn)及程序設(shè)計 解調(diào)的 VHDL 設(shè)計流程圖如圖 19 所示，程序?qū)斎氲男盘栠M(jìn)行抽樣判決，以計數(shù)器 q 來規(guī)定抽樣間隔時間，q 以 4 位循環(huán)計數(shù)，這里就形成 4 個周期的 clk 間隔來抽樣判決一次，根據(jù)輸入已調(diào)信號的相位判斷出調(diào)制前的信號 [16]。end if。時，輸出信號 y 為 f2 end if。 基帶信號 x 為39。139。 then y=f1。 then if x=39。 then if q(0)=39。event and clk=39。end process。 end if。f2=39。f1=39。q=00。f2=39。 elsif q=11 then f1=39。039。139。 then q=00。 then if start=39。event and clk=39。 2 位計數(shù)器signal f1,f2:std_logic。 已調(diào)制輸出信號end PL_CPSK。 開始調(diào)制信號 x :in std_logic。entity PL_CPSK is 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 34port(clk :in std_logic。use 。 調(diào)制的 VHDL 程序library ieee。 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 33Startq(0)=0x=1y=f1 y=f2EndYNYN圖 19 二選一電路的 VHDL 程序設(shè)計流程圖在程序中涉及到一些頻率計算，時鐘 clk 的頻率為 fc，則其周期為Tc=1/fc，經(jīng)分頻之后 f1 和 f2 的頻率為 fc/2,周期為 T=2*Tc。f2=1f1=1。CPSK 解調(diào) 相對碼startclk 計數(shù)器異或門寄存器絕對碼FPGA圖 17 DPSK 解調(diào)電路的方框圖 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 324 DPSK 載波傳輸系統(tǒng)的設(shè)計實現(xiàn)及程序設(shè)計 調(diào)制電路的設(shè)計實現(xiàn)及程序設(shè)計 調(diào)制的 VHDL 設(shè)計首先將頻率為 fc 的時鐘信號 CLK 分頻產(chǎn)生兩路相位相反頻率為 fc/2 的載波信號，在以 q =4 循環(huán)計數(shù)時，從圖 18 所示的流程圖可以知道 f1 與 f2的相位一直是相反的，頻率必然相同 。clk 計數(shù)器異或 相對碼寄存器 CPSK 調(diào)制 調(diào)制信號start絕對碼 FPGA圖 16 DPSK 調(diào)制電路方框圖 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 31 相對碼轉(zhuǎn)化成絕對碼電路的 VHDL 建模DPSK 解調(diào)電路的方框圖如圖 17 所示，DPSK 解調(diào)電路采用 CPSK 解調(diào)電路加一個相對碼到絕對碼的轉(zhuǎn)換即可實現(xiàn)。圖中計數(shù)器與圖 15 中的計數(shù)器相同。圖中沒有包含模擬電路部分，調(diào)制信號為數(shù)字信號。圖中的計數(shù)器 q 輸出與發(fā)端同步的 0 相數(shù)字載波。圖中沒有包含模擬電路部分，輸出信號為數(shù)字信號。CPSK 調(diào)制器模型主要由計數(shù)器和二選一開關(guān)等組成。最后進(jìn)行相對碼—絕對碼轉(zhuǎn)換，恢復(fù)為輸入的基帶信號。受控載波在 0、π 兩個相位上變化。對二進(jìn)制 CPSK，若用相位 π 代表“0”碼，相位 0 代表“1”碼，即規(guī)定數(shù)字基帶信號為“ 0”碼時，已調(diào)信號相對于載波的相位為 π；數(shù)字基帶信號為“1”碼時，已調(diào)信號相對于載波相位為同相。如假設(shè)高電平代表“1”，低電平代表“0”，相對碼是用基帶信號碼元的電平相對前一碼元的電平有無變化來表示數(shù)字信息的，假如相對電平有跳變表示“1”，無跳變表示“0” 。??kabDPSK(差分相移鍵控)調(diào)制解調(diào)通過對未調(diào)制基帶信號進(jìn)行絕對碼—相對碼轉(zhuǎn)換、CPSK 調(diào)制、 CPSK 解調(diào)，相對碼 —絕對碼轉(zhuǎn)換達(dá)成目的。這種 DPSK 方法是把原基帶信號經(jīng)過絕對碼—相對碼變換后，用相對碼進(jìn)行 CPSK 調(diào)制，其輸出便是 DPSK 信號。整個信號處理過程全部采用 VHDL 硬件描述語言來設(shè)計，并用 MAX+plusⅡ仿真系統(tǒng)功能對程序進(jìn)行調(diào)試，分析仿真結(jié)果，以滿足系統(tǒng)設(shè)計的要求。FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列。但是 ASIC因其設(shè)計周期長，改版投資大，靈活性差等缺陷制約著它的應(yīng)用范圍。 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 273 DPSK 載波傳輸系統(tǒng)的建模 DPSK 的總體設(shè)計思想數(shù)字化、信息化的時代，數(shù)字集成電路應(yīng)用得非常廣泛?？芍苯咏庹{(diào)出原絕對碼基帶信號。若不考慮噪聲的影響，設(shè)前一碼元載波的相位為 ψ1，后以碼元載波的相位為ψ2，則乘法器的輸出為： (214)??????????212121 coscoscoscos ??????????? ttt c經(jīng)過低通濾波器濾出高頻項，輸出為： (215)???????cos21cos2110tU 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 26式中，Δψ=ψ 1ψ2，是前后碼元對應(yīng)的載波相位差。該電路與極性比較法不同之處在于乘法器中與信號相乘的不是載波，而是前一碼元的信號，該信號相位隨機且有噪聲，它的性能低于極性比較法的性能。其基本原理是將接收到的前后碼元所對應(yīng)以前以碼元的載波相位作為后一碼元的參考相位。由于 ，則 。后面的相對碼（差分碼）絕對碼變化電路，即相對碼（差分碼）譯碼器，其余部分完成低通判決任務(wù)。不難看出，極性比較原理是將 DPSK 信號與參考載波進(jìn)行相位比較，恢復(fù)出相對碼，然后進(jìn)行查分譯碼，由相對碼還原成絕對碼，得到原絕對碼基帶信號。極性比較電路符合絕對移相定義（因絕對移相信號的相位是相對于載波而言的） ，經(jīng)低通和判決電路后，還原的是相對碼。圖 9 2DPSK 同樣存在 A、B 方式矢量圖 絕對碼—相對碼(差分編碼)絕對碼和相對碼之間的關(guān)系為： 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 23 (213)1???kKba若定義 Δφ 為 2DPSK 方式下本碼元初相與前一碼元初相之差，并設(shè)Δφ＝π 相→“1”、 Δφ＝0 相→“0”，為了比較，設(shè) 2PSK 方式下 φ＝π 相→“0”、 φ＝0 相→“1”，則數(shù)字信息序列與 2PSK、 2DPSK 信號的碼元相位關(guān)系如表2 所示。當(dāng)有加性高斯白噪聲時，平均錯誤概率如下所示為: (212)???????0,exp21NEPbDSKe2DPSK 同樣存在 A、B 方式矢量圖，圖中虛線表示的參考矢量代表前一個碼元已調(diào)載波的相位。按向量差和相位差畫出的 DPSK 波形是不同的。所謂相位變化，又有向量差和相位差兩種定義方法。因此，就出現(xiàn)了 DPSK 調(diào)制方式。但是性能的損失換來了系統(tǒng)復(fù)雜性的降低，而且性能的損失完全可以在技術(shù)上彌補。造成 PSK 和 DPSK 這種差異的原因是，前者是將接收信號與原始的無噪聲干擾的參考信號比較，而后者則是兩個含噪信號之間的比較。DPSK 作為一種在通訊領(lǐng)域廣泛采用的調(diào)制技術(shù)。 ??fPEt當(dāng) 0、1 等概出現(xiàn)時，雙極性基帶信號功率譜密度為: (29)??2sin???????ssfTfP?則 2PSK 信號的功率譜密度為: (210)???????????????22sinsin4scscE TfTfTf ??圖 7 PSK 信號功率譜密度 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 21圖 8 雙極性基帶功率譜密度PSK 信號譜，形狀為 ，以 為中心的 DSB 譜???2Sa0fPSK 信號傳輸帶寬 (取主瓣寬度） (211)???取 主 瓣 寬 度HzfTBsspk2?? 差分相移鍵控 DPSK 調(diào)制 差分相移鍵控差分相移鍵控（Differential Phase Shift Keying，DPSK）是一種最常用的相對調(diào)相方式，采用非相干的相移鍵控形式。 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 20圖 6 二相移相信號矢量圖 (2)PSK 信號的功率譜特性:2PSK 信號的功率譜密度采用與求 2ASK信號功率譜密度相同的方法。ePb 二進(jìn)制相移鍵控（PSK）的調(diào)制（1）PSK 信號的產(chǎn)生圖 5 PSK 信號的產(chǎn)生方式以及波形示例一個二進(jìn)制的 PSK 信號可視為一個雙極性脈沖序列 s(t)與一個載波的乘積，即： tc?os??????????n ccspsk ttsTtgate ?o (26)也可以寫成： (27)??????Ssccpsk Tktttte 101oss ???????”空 號 “傳 號?數(shù)字調(diào)相波可以用矢量圖表示其相位變化的規(guī)則，根據(jù) CCITT 規(guī)定，存在 A、B 兩種表示相位變化的矢量圖，如圖 6 所示。 (24)傳 輸 總 碼 元 數(shù)錯 誤 碼 元 數(shù)?eP(2)誤信率 :又稱誤比特率，是指錯誤接收的信息量在傳送信息總量中bP所占的比例，或者說，它是碼元的信息量在傳輸系統(tǒng)中被丟失的概率。碼元速率和信息速率有以下的對應(yīng)關(guān)系 ： (22)?????)(logl2BMRsbbBb頻帶利用率數(shù)字通信傳輸系統(tǒng)的頻帶利用率定義為：所傳輸?shù)男畔⑺俾剩ɑ蚍査俾剩┡c系統(tǒng)帶寬之比值，可表示為： ??????)(HzsbBRbB? (23)其單位為 bit/s/HZ（或為 Baud/Hz).數(shù)字通信系統(tǒng)的可靠性可用差錯率來衡量差錯率是衡量系統(tǒng)正常工作時，傳輸消息可靠程度的重要性能指標(biāo)。但是，碼元速率僅僅表征單位時間傳輸碼元的數(shù)目，而沒有限定這時的碼元是何