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基于vhdl的交通燈設(shè)計(jì)畢業(yè)論文(參考版)

2025-03-02 10:53本頁(yè)面
  

【正文】 。 else recount=39。139。039。139。039。 end if。039。 sign_state=001。139。139。139。139。 end if。 sign_state=110。139。) then state=gewrsn。) then if (st_transfer=39。 and ena_scan=39。 elsif (a_m=39。 state=gewrsn。 else 32 recount=39。 state=yewrsn。) then recount=39。) then if (next_state=39。 and ena_1hz=39。 when gewrsn= if (a_m=39。 end if。 state=gewrsn。 else recount=39。139。039。139。039。 end if。039。 sign_state=101。139。139。139。139。 end if。 31 sign_state=011。139。 state=rewgsn。) then recount=39。) then if (st_transfer=39。 and ena_scan=39。 elsif (a_m=39。 state=rewgsn。 else recount=39。 state=rewysn。) then recount=39。) then if (next_state=39。 and ena_1hz=39。) then case state is when rewgsn= if (a_m=39。event and clk=39。139。 sign_state=011。139。 end process。 end if。039。 else rebn_ff:=rebn_ff。 st_transfer=39。039。) then if (rebn_ff=3) then rebn_ff:=rebn_ff1。) then if (ena_scan=39。event and clk=39。039。) then rebn_ff:=111111。or reset=39。 begin if (st_butt=39。 signal light:std_logic_vector(5 downto 0)。 signal state:sreg0_type。 end。 green:out std_logic_vector(1 downto 0)。 sign_state:out std_logic_vector(2 downto 0)。 next_state:in std_logic。 a_m:in std_logic。 ena_1hz:in std_logic。 clk:in std_logic。 use 。 library ieee。 constant greensn_time:integer:=25。 constant yellowsn_time:integer:=5。 constant redsn_time:integer:=15。 constant greenew_time:integer:=25。 constant yellowew_time:integer:=5。 architecture bhv of hld2 is constant redew_time:integer:=15。 end process。 end if。 when others=load=conv_std_logic_vector(yellowsn_time,8)。 28 when 100=load=conv_std_logic_vector(yellowew_time,8)。 when 010=load=conv_std_logic_vector(redsn_time,8)。) then case sign_state is when 000=load=conv_std_logic_vector(greensn_time,8)。 and recount=39。) then if (ena_scan=39。event and clk=39。 then load=00000000。 begin process(reset,clk) begin if reset=39。 constant yellowsn_time:integer:=5。 constant greenew_time:integer:=25。 architecture bhv of hld2 is constant redew_time:integer:=15。 load:out std_logic_vector(7 downto 0))。 recount:in std_logic。 clk:in std_logic。 use 。 計(jì)數(shù)秒數(shù)選擇電路程序代碼 27 library ieee。 when others=load=conv_std_logic_vector(yellowsn_time,8)。 when 101=load=conv_std_logic_vector(greenew_time,8)。 when 100=load=conv_std_logic_vector(yellowew_time,8)。 when 011=load=conv_std_logic_vector(redew_time,8)。 when 010=load=conv_std_logic_vector(redsn_time,8)。 when 001=load=conv_std_logic_vector(yellowsn_time,8)。) then case sign_state is when 000=load=conv_std_logic_vector(greensn_time,8)。 and recount=39。) then if (ena_scan=39。event and clk=39。 then load=00000000。 begin process(reset,clk) begin if reset=39。 flash_1hz=ena_one。 26 end process。 end if。 ena_one=ena_one。 ena_two=39。 ena_one=not ena_one。 ena_two=39。139。139。 elsif (clk39。039。039。139。 ena_scan=ena_s。 end if。039。 else clk_scan_ff=clk_scan_ff+1。 ena_s=39。139。 25 elsif (clk39。 ena_s=39。139。 signal ena_two:std_logic。 signal ena_s:std_logic。 signal clk_scan_ff:std_logic_vector(scan_bit1 downto 0)。 constant two_hz_bit:positive:=7。 architecture bhv of hld1 is constant scan_bit:positive:=2。 flash_1hz:out std_logic)。 ena_scan:out std_logic。 entity hld1 is port(reset:in std_logic。 use 。正是有了他們,我才能在各方面取得顯著的進(jìn)步,在這里向他們表示我由衷的謝意!最后, 再次向各位領(lǐng)導(dǎo)、各位老師致以崇高的敬意和最衷心的感謝! 23 參考文獻(xiàn) [1] 元紅妍,張?chǎng)?.電子綜合設(shè)計(jì)實(shí)驗(yàn)教程 [M].山東:山東大學(xué)出版社, 2021,21— 30 [2] 楊曉慧 ,許紅梅 ,楊會(huì)玲 .電子技術(shù) EDA 實(shí)踐教程 [M].北京:國(guó)防工業(yè)出版社,2021, 46— 55 [3] 楊恒 ,李愛國(guó) ,王輝 ,王新安 .FPGA/CPLD 最新實(shí)用技術(shù)指南 [M].北京:清華大學(xué)出版社, 2021, 76— 82 [4] 孫芹芝 ,蘇曉鷺 .基于 EDA 的交通燈控制系統(tǒng) [M].北京:清華大學(xué)出版社,2021, 51— 62 [5] 林明權(quán)等 .VHDL 數(shù)字控制系統(tǒng)設(shè)計(jì)范例 [M].北京:電子工業(yè)出版社, 2021,62— 73 [6] 潘松 ,黃繼業(yè) .EDA 技術(shù)實(shí)用教程 [M].北京 :科學(xué)出版社, 2021, 120— 131 [7] 楊恒新 .自頂向下法設(shè)計(jì)交通燈控制系統(tǒng) [M].北京: 中國(guó)科學(xué)文化出版社,2021,174— 182 [8] 林濤 .基于 VHDL 語(yǔ)言的交通信號(hào)控制器的設(shè)計(jì)與實(shí)現(xiàn) [M].北京: 希望電子出版社, 2021,37— 46 [9] 曾素瓊 .EDA 技術(shù)在數(shù)字電路中的探討 [M].重慶:重慶大學(xué)出版社, 2021, 154— 167 [10] 徐志軍,徐光輝 .CPLD/FPGA 的開發(fā)與應(yīng)用 [M].北京:電子工業(yè)出版社,2021,99— 104 [11] 陶濤 .基于 VHDL語(yǔ)言實(shí)現(xiàn)十字路口交通 燈設(shè)計(jì) [M].武漢 :武漢理工大學(xué)出版社, 2021,65— 79 [12] 邱磊 ,肖兵 .基于 VHDL 語(yǔ)言的交通燈控制器設(shè)計(jì) [M].北京:科學(xué)出版社,2021,112— 121 [13] 王正中 .系統(tǒng)仿真技術(shù) [M].北京:科學(xué)出版社, 1999,89— 96 [14] 蔡明生 .電子設(shè)計(jì) [M].北京:高度教育出版社, 2021,45— 59 24 附 錄 library ieee。此外,我還要感謝在畢業(yè)論文寫作時(shí)給與我?guī)椭母魑煌瑢W(xué)。在論文的寫 作過(guò)程中,我的導(dǎo)師謝麗君老師傾注了大量的心血,從選題到開題報(bào)告,從寫作提綱到一遍又一遍地指出論文中具體問(wèn)題,嚴(yán)格把關(guān),循循善誘。 在畢業(yè)論文的完成過(guò)程中,我首先要感謝我的母校 —— 無(wú)錫科技職業(yè)學(xué)院,是她為我們提供了學(xué)習(xí)知識(shí)的土壤,是我們?cè)谶@里茁壯成長(zhǎng)。 通過(guò)本課題的設(shè)計(jì),讓我體會(huì)到 EDA 技術(shù) 使用的廣泛性以及重要性, EDA技術(shù)的出現(xiàn)給現(xiàn)代控制領(lǐng)域帶來(lái)了一項(xiàng)新的改變。理論知識(shí)結(jié)合實(shí)踐操作加深了對(duì)理論知識(shí)的理解,而知識(shí)掌握得越多,設(shè)計(jì)的會(huì)更好,更全面。 22 致謝 大學(xué)三年的時(shí)間大多在學(xué)習(xí)理論基礎(chǔ)知識(shí),實(shí)踐并不是太多。 21 圖 311: 系統(tǒng)仿真波形圖 連接各個(gè)模塊后的時(shí)序圖 (見圖 311)是綜合了上述 4 個(gè)模塊后仿真出來(lái)的波形。將時(shí)鐘脈沖發(fā)生電路、計(jì)數(shù)秒數(shù)選擇電路、倒計(jì)時(shí)控制電路、紅綠燈信號(hào)控制電路四部分放進(jìn)定義的程序包中。 20 圖 310: 交通燈控制系統(tǒng)的頂層電路圖 系統(tǒng)輸入信號(hào): reset:系統(tǒng)內(nèi)部自復(fù)位信號(hào); clk: 1kHz 的時(shí)鐘信號(hào); a_m:手動(dòng)、自動(dòng)切換按鈕( 1:自動(dòng)、 0:手動(dòng)); st_butt: 紅綠燈狀態(tài)切換按鈕(在手動(dòng)操作下,每按一次按鈕就變換一個(gè)狀態(tài)); 系統(tǒng)輸出信號(hào): red:負(fù)責(zé)紅色信號(hào)燈的顯示; green:負(fù)責(zé)綠色信號(hào)燈的顯示; yellow:負(fù)責(zé)黃色信號(hào)燈的顯示; led:負(fù)責(zé)將計(jì)數(shù)數(shù)值轉(zhuǎn)換成 BCD 碼,并利用發(fā)光二極管顯示倒計(jì)時(shí)狀態(tài)。 交通燈系統(tǒng) 描述 頂層系統(tǒng)的設(shè)計(jì)是把以上
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