【正文】 對(duì)我身邊平時(shí)幫助過我的各位同學(xué)也表示誠摯的謝意！ XX年 月 日 。首先要感謝XX老師耐心的耐心指導(dǎo)和教育，感謝他對(duì)我的各項(xiàng)工作的監(jiān)督和提醒。endendcaseend致 謝經(jīng)過近半年的學(xué)習(xí)和研究，我的畢業(yè)論文即將完成，我的學(xué)生生涯也要告一段落了。enddefault:beginsend_byte_zt=sendbit1。endendFinishACK1:beginsend_byte_zt=sendbit1。delay_counter=0。endFinish_delay: //延時(shí)beginif(delay_counter=2)begintempsend_byte_over=1。 //設(shè)置未應(yīng)答標(biāo)志信號(hào)endtempsc1=0。tempen_sdao=0。tempscl=1。endelsebegindelay_counter=delay_counter+1。enddelay_ACK: //延時(shí)beginif(delay_counter=3)beginsend_byte_zt=ForACK2。endendForACK1:begintempsda=1。endelsebeginsend_byte_zt=ForACK1。send_byte_zt=send_byte_zt。delay_counter=0。 //SCL置零send_byte_zt=delay_2。send_byte_zt=send_byte_zt。delay_counter=0。send_byte_num=send_byte_num+1。tempscl=1。endshiftdata=shiftdata1。assign sclo=tempscl。assign NO_ACK=tempNO_ACK。CPLD的數(shù)字IC設(shè)計(jì)方法[M]．北京：北京航空航天大學(xué)出版社．[15] Neale, design tools for the FPGA users trade[J].Electronnic engineering ,1995,67(826):19.[16] [M]. 北京：北京航空航天大學(xué)出版社，2003.[17] Eduardo Sanchez. Field programmable gate array (FPGA) circuits[J]. Lecture Notes in Computer Science,1996,1062:118.附 錄Verilog HDL實(shí)現(xiàn)的I2C總線程序：assign en_sdao=tempen_sdao。自己掌握了一些相關(guān)的軟硬件開發(fā)技巧，同時(shí)對(duì)圖像的獲取和轉(zhuǎn)換知識(shí)有了基本的認(rèn)識(shí)，對(duì)與之相關(guān)的硬件器件的性能和特點(diǎn)也有所了解，對(duì)今后的工作必定有極大地幫助。FPGA作為兩個(gè)主要模塊的核心控制器件，對(duì)其編程實(shí)現(xiàn)模塊化是十分必要的，我對(duì)其進(jìn)行了一番研究，實(shí)現(xiàn)了A/D器件SAA71111的初始化編程，利用Verilog HDL是實(shí)現(xiàn)I2C總線傳輸對(duì)SAA7111的內(nèi)部寄存器進(jìn)行初始化賦值，使其可以正常工作。 5結(jié)論本文對(duì)圖像數(shù)據(jù)傳輸控制系統(tǒng)進(jìn)行了深入探討，重點(diǎn)設(shè)計(jì)出了圖像數(shù)據(jù)傳輸系統(tǒng)的采集部分和存儲(chǔ)部分，詳細(xì)的分析了各個(gè)模塊的工作流程和原理，說明了各個(gè)分塊和總體方案的可行性。需要注意的是，地址線和數(shù)據(jù)線在為高時(shí)可同時(shí)賦新值，但只有在變低后賦予數(shù)據(jù)線上的新值才有效。在寫操作期間，片選信號(hào)始終保持低電平，而寫地址選通信號(hào)上升沿到來時(shí)使寫地址計(jì)數(shù)器增1。在從寫到讀的過程中需給數(shù)據(jù)線上送高阻態(tài)。此外，由于讀寫之間的切換，數(shù)據(jù)線上的數(shù)據(jù)在切換瞬間如不加處理會(huì)出現(xiàn)混亂現(xiàn)象。讀寫地址選擇器由于讀寫地址復(fù)用管腳，因此在讀寫操作時(shí)，必須選通相應(yīng)的地址?？客獠繒r(shí)鐘驅(qū)動(dòng)，每進(jìn)行一次寫操作后,讀寫控制單元產(chǎn)生計(jì)數(shù)脈沖，使其增1，直到18位計(jì)數(shù)器計(jì)滿再循環(huán)寫入地址為0的空間。主要包括讀地址產(chǎn)生器、寫地址產(chǎn)生器、讀寫時(shí)鐘信號(hào)產(chǎn)生器及讀寫控制等幾部分。數(shù)據(jù)的存儲(chǔ)模式為，在FPGA控制下，按照該SRAM的存儲(chǔ)時(shí)序要求產(chǎn)生相應(yīng)的時(shí)序脈沖，分別控制SRAM的片選信號(hào)、使能信號(hào)、讀信號(hào)及寫信號(hào)等，同時(shí)FPGA還要生成相應(yīng)的存儲(chǔ)地址，控制數(shù)據(jù)流在SRAM中的存儲(chǔ)點(diǎn)。圖像數(shù)據(jù)最終需要送到后端的計(jì)算機(jī)系統(tǒng)或監(jiān)視系統(tǒng)中，但前后的數(shù)據(jù)傳輸速率不同要求其間必須有緩存配置。圖16 I2C總線Quartus II 波形仿真25當(dāng)FPGA圖像采集控制模塊獲取到圖像數(shù)據(jù)后須將圖像數(shù)據(jù)存儲(chǔ)起來，因此給系統(tǒng)配置兩片外部存儲(chǔ)器SRAM，來存儲(chǔ)這些數(shù)據(jù)。CLKSCLSDA圖14 I2C總線開始信號(hào)CLKSCLSDA圖15 I2C總線結(jié)束信號(hào)現(xiàn)需要FPGA控制模塊來實(shí)現(xiàn)對(duì)SAA7111的I2C總線控制，用Verilog HDL實(shí)現(xiàn)I2C總線程序見附錄。SCL在高電平期間，數(shù)據(jù)串行傳輸；SCL在低電平期間，容許SDA上的電平發(fā)生轉(zhuǎn)換，為數(shù)據(jù)發(fā)送做準(zhǔn)備。應(yīng)答信號(hào)是指接收數(shù)據(jù)的IC在接收到發(fā)送方發(fā)送的8 bit數(shù)據(jù)后，應(yīng)向發(fā)送數(shù)據(jù)的IC發(fā)出特定的低電平脈沖，表示已經(jīng)完成本次數(shù)據(jù)的接收。開始信號(hào)是在SCL為高電平期間，SDA出現(xiàn)由高電平向低電平的變化，由此啟動(dòng)I2C總線，如圖14所示。由于在I2C總線上每傳輸一位數(shù)據(jù)都有1個(gè)時(shí)鐘脈沖相對(duì)應(yīng)，所以， s～10 s之間。當(dāng)總線備用時(shí)，兩根線都是高電平，只有當(dāng)總線關(guān)閉時(shí)，SCL才轉(zhuǎn)變?yōu)榈碗娖健t寄存器的初始化值如下表所示：表1 SAA7111初始化各寄存器值SubAddress DataSubAddressDataSubAddressData00H01H 00H07H E0H 0DH 00H02H 00H 08H 88H 0EH 01H03H 33H 09H 01H 0FH 00H04H 00H0AH 80H10H C0H05H 00H 0BH 47H11H 60H 06HEBH 0CH40H 12H1CH 這樣，系統(tǒng)的入口參數(shù)可定義為:SAA7111的從地址為48H，子地址為00H，隨后是SAA7111各寄存器應(yīng)該設(shè)置的19個(gè)數(shù)據(jù)，共21個(gè)字節(jié)的數(shù)據(jù)，相應(yīng)地在代碼中可以定義寄存器存儲(chǔ)上述數(shù)值，然后通過I2C總線將數(shù)據(jù)輸出到SAA7111的內(nèi)部寄存器中，供其初始化。則寄存器11H中的字為60H。(2)輸出格式/延時(shí)控制0(10H)該寄存器中的最高兩位OFTSOFTS0為輸出格式選擇位，用于決定四種輸出格式，此次只需選擇8位灰度值輸出，故可以選擇第四種格式：YUV CCIR656 8bits，則須對(duì)該高兩位均設(shè)置為1，所以10H內(nèi)的字為C0H。本設(shè)計(jì)對(duì)SAA7111 的內(nèi)部寄存器的具體設(shè)置如下：(1)模擬輸入控制1(02H)、2(03H)、3(04H)、4(05H)寄存器02H的低三位用于設(shè)置SAA7111的模擬信號(hào)輸入方式，共8種輸入方式可供選擇。現(xiàn)利用I2C總線技術(shù)對(duì)SAA7111進(jìn)行初始化操作。初始化數(shù)據(jù)都存儲(chǔ)在Cyclone II的內(nèi)部存儲(chǔ)器RAM里，因?yàn)镾AA7111支持I2C總線，故FPGA與SAA7111通過I2C總線傳輸方式，將初始化數(shù)據(jù)傳到SAA7111的寄存器中，對(duì)其進(jìn)行初始化操作后，SAA7111便開始進(jìn)行圖像的轉(zhuǎn)換處理。SAA7111對(duì)模擬圖像信號(hào)進(jìn)行提取和轉(zhuǎn)換，獲得圖像的8位數(shù)字信號(hào)，同時(shí)輸出行、場(chǎng)參考信號(hào)、行、場(chǎng)同步信號(hào)、以及奇偶場(chǎng)標(biāo)志信號(hào)，本次設(shè)計(jì)采集到的是灰度圖像，無色度信號(hào)，所以數(shù)據(jù)線是8位，如圖13所示。4 系統(tǒng)各模塊的設(shè)計(jì) 現(xiàn)在根據(jù)上一章中的總體原理框圖逐步來設(shè)計(jì)各模塊的硬件電路圖。該款芯片的特點(diǎn)：；訪問時(shí)間10ns、12ns；芯片容量256K16；封裝形式44引腳TSOPII封裝，也有48引腳mBGA和44引腳SOJ封裝；。選用ISSI公司的SRAM(IS61LV25616AL)。SAA7111A的場(chǎng)同步信號(hào)VREF、行同步信號(hào)HREF、奇偶場(chǎng)信號(hào)RTS0、象素時(shí)鐘信號(hào)LLC2都可由引腳直接引出，從而可省去時(shí)鐘同步電路，且其可靠性和方便性也有了很大的提高。它既能支持PAL 電視制式，又可支持NTSC電視制式。SAA7111是philips 公司生產(chǎn)的可編程視頻處理器。本次設(shè)計(jì)采用一款視頻解碼芯片SAA7111作為A/D轉(zhuǎn)換。圖像傳感器選擇CMOS黑白攝像頭，它輸出模擬的黑白視頻圖像信號(hào)給后繼的A/D轉(zhuǎn)換器。本系統(tǒng)采用Altera公司的CyclonelI系列FPGA(EP2C20Q240C8)作為系統(tǒng)的主控制器，該芯片具有18752個(gè)LE，240kbit的內(nèi)部RAM容量，26個(gè)內(nèi)嵌乘法器單元，4個(gè)模擬鎖相環(huán)等，廣泛應(yīng)用于汽車電子、消費(fèi)電子、音／視頻處理、通信以及測(cè)試測(cè)量等終端產(chǎn)品市場(chǎng)。 各模塊器件的選擇 對(duì)應(yīng)系統(tǒng)原理框圖，分別選擇各部分合適的器件。系統(tǒng)的原理框圖如下圖所示。其中涉及到：模塊聲明：module endmodule端口定義：input output 信號(hào)類型：reg 賦值形式：=常用語法：always語句（時(shí)序邏輯、部分組合邏輯）由于Verilog HDL語言使得復(fù)雜的芯片變得易于被人腦所理解，同時(shí)使得硬件設(shè)計(jì)變得簡(jiǎn)單順利，故傳統(tǒng)的原理圖設(shè)計(jì)方法正在被硬件描述語言所取代。b0}}。 3 : OUT = IN3 。 1 : OUT = IN1 。b0}}。 reg [7:0] OUT 。 input [1:0] SEL 。 input EN