基于ad9852的信號發(fā)生器(參考版)
2025-06-26 19:58本頁面
【正文】 設(shè)計(jì)印制電路板時請注意，參考印制電路板為4層板，建議修改為雙面電路板形式，AD9854采用LQFP80封裝形式。由于AD9852輸出的信號是由D/A轉(zhuǎn)換得到，所以AD9852輸出濾波電路的濾波性能要盡可能的好，使本系統(tǒng)的背景噪聲降到最小。輸出顯示鍵控單片機(jī)或DSP或FPGA控制模塊AD9852信號發(fā)生模塊AD8320輸出驅(qū)動峰值檢測 AD9852信號發(fā)生模塊在正弦信號發(fā)生器中的應(yīng)用（10）AD9852信號發(fā)生器在2005年全國大學(xué)生電子設(shè)計(jì)競賽C題中的應(yīng)用 根據(jù)題目C的要求。由于AD9852輸出的信號峰峰值只有幾百毫伏，所以在AD9852的輸出端接一個驅(qū)動放大器AD8320，它是AD模擬公司生產(chǎn)的數(shù)控可變增益線性寬帶驅(qū)動器，最大電壓增益為26（20倍）dB,帶寬150MHz，輸出阻抗，輸出時需要注意阻抗匹配。使用該模塊電路為核心構(gòu)成的系統(tǒng)能很容易的實(shí)現(xiàn)題目全部的基本要求和發(fā)揮要求。此測試程序未開啟AD9852內(nèi)部的時鐘倍頻器。（8）頻率控制對于計(jì)數(shù)容量為2N的相位累加器和具有M個相位取樣點(diǎn)的正弦波波形存儲器,若頻率控制字為K ,輸出信號頻率為?O,參考時鐘頻率為?C，則DDS系統(tǒng)輸出信號的頻率為：輸出信號的頻率分辨率為：由奈奎斯特采樣定理知，DDS 輸出的最大頻率為：fmax= fc/2頻率控制字可由以上公式，推出：K = fo 2N/fc當(dāng)外部參考時鐘頻率為50MHz，輸出頻率需要為1MHz的時候，系統(tǒng)時鐘經(jīng)過6倍頻，使得?C變?yōu)?00MHz，這樣就可以利用以上公式計(jì)算出DDS的需要設(shè)定的控制頻率字：K = 1106248/300106 K = 00 DA 74 0D A7 40控制AD9852產(chǎn)生一固定頻率的正弦信號匯編測試程序如下，控制模塊采用單片機(jī)AT89C52作控制核心。信息的傳輸與系統(tǒng)同步，并且以下列兩種方式之一產(chǎn)生：內(nèi)部受控于用戶可編程的速率和外部受控于用戶。S/P SELECT（引腳70），是用來設(shè)定I/O模式的。（7）I/O操作AD9852支持8位并行I/O操作或串行I/O操作。對于AD9852，系統(tǒng)時鐘可以是REFCLK倍頻器的輸出，也可以是REFCLK的輸入?？刂萍拇嫫?E hex內(nèi)的五個控制位設(shè)置倍頻器倍數(shù)。它允許用戶選擇一個4～20倍范圍內(nèi)的任意整數(shù)時鐘倍數(shù)。反向SINC在默認(rèn)時被使用，在控制寄存器20（hex）中的Bypass Inv SINC位為高電平時被旁路。這里允許寬的帶寬信號（例如QPSK）從DAC輸出而沒有像頻率函數(shù)所表現(xiàn)出的明顯變更。通過設(shè)置控制DAC POWERDOWN位為高電平（地址1D hex），控制DAC能夠被單獨(dú)地關(guān)斷電源，以達(dá)到不需要使用時減少功率消耗，控制DAC輸出被指定為IOUT2和IOUT2B。該DAC時鐘為系統(tǒng)時鐘最大為300MSPS，并且有與余弦DAC同樣大的輸出電流容量?？刂艱AC輸出被指定為IOUT2和IOUT2B，分別對應(yīng)引腳52端和引腳51端。通過將DAC PD位設(shè)置為高電平（控制寄存器的地址1D），可以將這個DAC電源判斷。余弦DAC領(lǐng)先于一個反向sin（x）/x濾波器。用戶必須選擇一個適當(dāng)?shù)呢?fù)載阻抗去限制輸出電壓在限制范圍內(nèi)擺動?！?1V。RSET=39。它的最大輸出振幅由引腳端56上DACRSET設(shè)置。引腳下30上的邏輯高電平會導(dǎo)致輸出呈線性斜坡上升到滿刻度振幅，而且一直保留到邏輯電平改變?yōu)榈碗娖?，?dǎo)致輸出沿斜坡下降到0刻度。最后，改變引腳30的邏輯狀態(tài)。式中：N是8位倒計(jì)數(shù)值，它將在這些脈沖取值4096，用以將12位正計(jì)數(shù)器從0刻度增加到滿刻度。用戶可以應(yīng)用這個停止條件。如果斜坡速率計(jì)數(shù)器是以編程為最小計(jì)數(shù)值3，它將產(chǎn)生兩個系統(tǒng)時鐘周期（一個上升沿載入倒計(jì)時值，另一個上升沿將計(jì)數(shù)值從3降為2）。傳輸時間的兩個確定因素是系統(tǒng)時鐘周期（驅(qū)動斜坡速率計(jì)數(shù)器）和振幅步長數(shù)量（4096）。最大輸出振幅是電阻RSET的函數(shù)，并且當(dāng)OSK INT使能時是不可編程的。OSK INT位的邏輯低電平轉(zhuǎn)換控制用戶可編程的12位寄存器的數(shù)字式乘法器，允許用戶以任何方式進(jìn)行動態(tài)整形振幅傳輸。除設(shè)置OSK EN位之外，第二個控制位OSK INT（也在地址20hex）必須被設(shè)置為邏輯高電平。整形開關(guān)鍵控突變開關(guān)鍵控０刻度滿刻度０刻度滿刻度 整形并關(guān)鍵控功能示意圖此項(xiàng)功能被用于數(shù)位數(shù)據(jù)的“脈沖傳輸”，以減少數(shù)據(jù)的短促的，突變脈沖的，不利的頻譜影響。（2）整形開關(guān)鍵控(Shaped On/Off keying)Shaped On/Off 。更新時鐘功能停止工作；用戶不能夠使用信號作為數(shù)據(jù)傳輸指令。引腳端20上的內(nèi)部已產(chǎn)生的更新脈沖輸出有一個固定的8個系統(tǒng)時鐘周期的高電平時間。更新脈沖之間的時間周期為：（N+1）系統(tǒng)時鐘周期。當(dāng)計(jì)數(shù)數(shù)到0時，DDS輸出產(chǎn)生一個自動的I/O更新。當(dāng)使用內(nèi)部產(chǎn)生的更新時鐘時，可以通過編程32位更新時鐘寄存器（地址16~19hex）和設(shè)置進(jìn)入更新時鐘（地址1Fhex），用控制寄存器位為邏輯高電平來確定。更新時鐘的默認(rèn)模式是內(nèi)部的（進(jìn)入更新時鐘寄存器的位為邏輯高電平）；若轉(zhuǎn)換為外部更新時鐘模式，更新時鐘寄存器控制位必須設(shè)置為邏輯低電平。當(dāng)用戶提供一個外部更新時鐘時，此更新時鐘在內(nèi)部必須與系統(tǒng)時鐘同步，以避免編程信息的傳輸干擾數(shù)據(jù)初始化或保存時間。初始化端口復(fù)位AD9852寫頻率控制字寫幅度控制字結(jié)束 AD9852測試程序流程圖4．AD9852的使用 （1）內(nèi)部和外部更新時鐘此項(xiàng)功能由一個雙向I/O引腳（引腳端20）和一個可編程32位倒計(jì)時計(jì)數(shù)器組成。第四步：焊接AD9852后仔細(xì)檢查引腳的是否存在短路和虛焊，并通電檢查，要特別注意芯片是否過熱。第二步：檢測控制接口部分電路的完整。3．調(diào)試與檢測為保證該電路的正常工作，需要進(jìn)行硬件和軟件的測試。焊接完后仔細(xì)檢查引腳有沒有粘連在一起，防止短路而損壞AD9852。焊接0805封裝的電阻焊接0805封裝的電容焊接輸出濾波電感焊接電源濾波鉭電容，鉭電容的極性一定要正確焊接控制接口電路反相器74HC14和鎖存器74HC573焊接輸入輸出接口及BNC信號輸出插座焊接DDS芯片AD9852焊接差分接收驅(qū)動芯片MC100LVEL16及有源晶振 元件的焊接順序（4）焊接時應(yīng)注意的問題要特別注意靜電損壞AD9852，焊接時間要把握好，不宜過長。（3）焊接步驟焊接的原則是從低到高，從小尺寸外形到大尺寸外形，為確保焊接成功
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