基于ad9852的信號發(fā)生器(存儲版)
【正文】 2模式位1模式位0工作模式000單音調(diào)001FSK010斜坡FSK011線性調(diào)頻脈沖100BPSK在每種模式下，有一些功能是不允許的。AD9852需要一個高穩(wěn)定度，低抖動的外部時鐘輸入，使用差分接收驅(qū)動芯片MC100LVEL16可以很方便的將有源晶振輸出的單端時鐘信號變成AD9852所需的雙端差分時鐘信號。（2）元器件檢測和整形 由于本模塊電路的電阻電容全部采用了貼片元件，特別是0805封裝的電容進(jìn)行檢測相當(dāng)不方便，而且元件表而沒有容量標(biāo)記，所以要盡可能采用名廠的優(yōu)質(zhì)表貼元件，使用時要防止元件混淆不易辨別。3．調(diào)試與檢測為保證該電路的正常工作，需要進(jìn)行硬件和軟件的測試。當(dāng)用戶提供一個外部更新時鐘時，此更新時鐘在內(nèi)部必須與系統(tǒng)時鐘同步，以避免編程信息的傳輸干擾數(shù)據(jù)初始化或保存時間。更新脈沖之間的時間周期為：（N+1）系統(tǒng)時鐘周期。整形開關(guān)鍵控突變開關(guān)鍵控０刻度滿刻度０刻度滿刻度 整形并關(guān)鍵控功能示意圖此項(xiàng)功能被用于數(shù)位數(shù)據(jù)的“脈沖傳輸”，以減少數(shù)據(jù)的短促的，突變脈沖的，不利的頻譜影響。傳輸時間的兩個確定因素是系統(tǒng)時鐘周期（驅(qū)動斜坡速率計(jì)數(shù)器）和振幅步長數(shù)量（4096）。最后，改變引腳30的邏輯狀態(tài)?！?1V?？刂艱AC輸出被指定為IOUT2和IOUT2B，分別對應(yīng)引腳52端和引腳51端。反向SINC在默認(rèn)時被使用，在控制寄存器20（hex）中的Bypass Inv SINC位為高電平時被旁路。（7）I/O操作AD9852支持8位并行I/O操作或串行I/O操作。此測試程序未開啟AD9852內(nèi)部的時鐘倍頻器。由于AD9852輸出的信號是由D/A轉(zhuǎn)換得到，所以AD9852輸出濾波電路的濾波性能要盡可能的好，使本系統(tǒng)的背景噪聲降到最小。輸出顯示鍵控單片機(jī)或DSP或FPGA控制模塊AD9852信號發(fā)生模塊AD8320輸出驅(qū)動峰值檢測 AD9852信號發(fā)生模塊在正弦信號發(fā)生器中的應(yīng)用（10）AD9852信號發(fā)生器在2005年全國大學(xué)生電子設(shè)計(jì)競賽C題中的應(yīng)用 根據(jù)題目C的要求。（8）頻率控制對于計(jì)數(shù)容量為2N的相位累加器和具有M個相位取樣點(diǎn)的正弦波波形存儲器,若頻率控制字為K ,輸出信號頻率為?O,參考時鐘頻率為?C，則DDS系統(tǒng)輸出信號的頻率為：輸出信號的頻率分辨率為：由奈奎斯特采樣定理知，DDS 輸出的最大頻率為：fmax= fc/2頻率控制字可由以上公式，推出：K = fo 2N/fc當(dāng)外部參考時鐘頻率為50MHz，輸出頻率需要為1MHz的時候，系統(tǒng)時鐘經(jīng)過6倍頻，使得?C變?yōu)?00MHz，這樣就可以利用以上公式計(jì)算出DDS的需要設(shè)定的控制頻率字：K = 1106248/300106 K = 00 DA 74 0D A7 40控制AD9852產(chǎn)生一固定頻率的正弦信號匯編測試程序如下，控制模塊采用單片機(jī)AT89C52作控制核心。對于AD9852，系統(tǒng)時鐘可以是REFCLK倍頻器的輸出，也可以是REFCLK的輸入。這里允許寬的帶寬信號（例如QPSK）從DAC輸出而沒有像頻率函數(shù)所表現(xiàn)出的明顯變更。通過將DAC PD位設(shè)置為高電平（控制寄存器的地址1D），可以將這個DAC電源判斷。RSET=39。式中：N是8位倒計(jì)數(shù)值，它將在這些脈沖取值4096，用以將12位正計(jì)數(shù)器從0刻度增加到滿刻度。最大輸出振幅是電阻RSET的函數(shù)，并且當(dāng)OSK INT使能時是不可編程的。（2）整形開關(guān)鍵控(Shaped On/Off keying)Shaped On/Off 。當(dāng)計(jì)數(shù)數(shù)到0時，DDS輸出產(chǎn)生一個自動的I/O更新。初始化端口復(fù)位AD9852寫頻率控制字寫幅度控制字結(jié)束 AD9852測試程序流程圖4．AD9852的使用 （1）內(nèi)部和外部更新時鐘此項(xiàng)功能由一個雙向I/O引腳（引腳端20）和一個可編程32位倒計(jì)時計(jì)數(shù)器組成。焊接完后仔細(xì)檢查引腳有沒有粘連在一起，防止短路而損壞AD9852。印制電路板制作過程請參考“全國大學(xué)生電子設(shè)計(jì)競賽技能訓(xùn)練”一書。 七階切比雪夫?yàn)V波電路在本信號發(fā)生器電路中，AD9852的外部基準(zhǔn)使用50MHz的高穩(wěn)定度有源晶振，經(jīng)AD9852內(nèi)部6倍頻后得到300MHz的系統(tǒng)時鐘，能產(chǎn)生0Hz～120MHz的正弦信號，輸出信號雜散噪聲小。在電源導(dǎo)通狀態(tài)下，MASTER RESET是保證正確操作的基本要素AD9852有五種可編程工作模式。通常RSET的范圍是8kΩ(5mA)～2kΩ（20mA）61PLL FILTER此引腳提供REFCLK倍頻器的PLL環(huán)路濾波器的外部零度補(bǔ)償網(wǎng)絡(luò)的連接。片選信號與串行編程總線相關(guān)聯(lián)。如果被選擇作為輸入，上升沿將傳輸I/O端口緩沖區(qū)內(nèi)的內(nèi)容到編程寄存器。A9852有SQ80和ST80 LQFP80兩種封裝形式，前者型號為AD9852ASQ；后者型號為AD9852AST。（2）測試使用的儀器設(shè)備。 AD9852的主要特性AD9852是美國模擬器件公司生產(chǎn)的高速DDS集成芯片，其芯片內(nèi)部有一個高速，高性能的DAC，能形成一個數(shù)字可編程的，高靈敏度的合成器。僅在并行編程模式中使用9，10，23，24，25，73，74，79，80DVDD數(shù)字電路部分電源電壓。串行時鐘信號與串行編程總線相關(guān)聯(lián)。如果處于FSK模式，邏輯低選擇F1，邏輯高選擇F2；如果處于BPSK模式，邏輯低選擇相位1，邏輯高選擇相位2；如果處于線性調(diào)頻脈沖模式，邏輯高保證“保持”功能，從而引起頻率累加器在其電流特定區(qū)中斷；為了恢復(fù)或起用線性調(diào)頻脈沖，應(yīng)確定為邏輯低電平30SHAPED KEYING首先需要選擇并編程控制寄存器的功能。此引腳為高電平時，差分時鐘輸入，REFCLK和REFCLKB（引腳69端和引腳端68）被使能68REFCLKB互補(bǔ)（相位偏移180176。 AD9852在各模式下允許的功能模式相位 調(diào)節(jié)1相位調(diào)節(jié)2單端FSK/BPSK或HOLD單端鍵控整形相位偏移補(bǔ)償或調(diào)制幅度控制或調(diào)制反相正弦濾波器頻率調(diào)諧字1頻率調(diào)諧字2自動頻率掃描單音調(diào)√√√√√√FSK√√√√√√√√斜坡FSK√√√√√√√√√
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