基于ad9852的信號(hào)發(fā)生器-wenkub
2023-07-08 19:58:45 本頁(yè)面
【正文】 V P0 , 40H ；端口狀態(tài)，并行編程模式 SETB CON_CLK SETB WR CLR WR CLR CON_CLK RET END（9）AD9852信號(hào)發(fā)生器在2005年全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽A題中的應(yīng)用 根據(jù)題目A的要求。I/O操作可以在缺乏REFCLK的情況下發(fā)生，但若沒有REFCLK，則數(shù)據(jù)不能夠從緩沖存取器轉(zhuǎn)移到寄存器群。在任意I/O操作模式下，所有可存取寄存器都能夠?qū)懭牒妥x取。REFCLK倍頻器功能可以被旁路允許從外部時(shí)鐘源直接對(duì)AD9852計(jì)時(shí)。（6）REFCLK倍頻器這是一個(gè)可編程的基于PLL的基準(zhǔn)時(shí)鐘倍頻器。（5）反向SINC功能此濾波器對(duì)余弦DAC的輸入數(shù)據(jù)進(jìn)行預(yù)補(bǔ)償，這是為了DAC輸出頻譜中固有的sin(x)/x滾降特性。（4）控制DAC控制DAC輸出可以為外部線路提供直流控制電平，產(chǎn)生交流信號(hào)或使能工作周期，以及最大100MHz的數(shù)據(jù)速率通過串行或并行接口，進(jìn)入12位控制DAC寄存器（地址26和27hex）。它預(yù)補(bǔ)償DAC輸出振幅相對(duì)于頻率的偏差，以達(dá)到從DC到Nyquist的均勻的振幅響應(yīng)。電壓輸出超出這個(gè)限制將導(dǎo)致過多的DAC失真和可能永久性損壞。DAC輸出電流，其滿刻度最大輸出為20mA；無(wú)論如何，一個(gè)額定10mA的輸出電流都可提供最好的無(wú)失真的動(dòng)態(tài)范圍SFDR（SpuriousFree Dynamic Range）性能。當(dāng)OSK INT為高電平時(shí)，“整形鍵控”將自動(dòng)執(zhí)行已編程輸出包絡(luò)功能。8位倒計(jì)數(shù)值與輸出脈沖之間的時(shí)間周期為：（N +1）系統(tǒng)時(shí)鐘周期。例如，確定AD9852的系統(tǒng)時(shí)鐘為100MHz（10ns周期）。標(biāo)注為12位“輸出整形鍵控”的寄存器的地址為21~22hex。用戶必須先通過設(shè)置控制寄存器內(nèi)的OSK EN位為邏輯高電平，將數(shù)字式乘法器使能；否則，如果OSK EN位為邏輯低電平，數(shù)字式乘法器負(fù)責(zé)振幅控制的部分將被旁路，而且余弦DAC輸出被設(shè)置為滿量程振幅。這是I/O UD作為輸出時(shí)，最小高電平脈沖時(shí)間的結(jié)果。式中：N是用戶編程的32位值，N的允許范圍為1～（232－1）。更新時(shí)鐘倒計(jì)時(shí)計(jì)數(shù)器運(yùn)行于1/2系統(tǒng)時(shí)鐘速率（最大為150MHz），并且從一個(gè)32位二進(jìn)制（由用戶編程）開始倒計(jì)數(shù)。當(dāng)已更新的編程信息有效時(shí)，這個(gè)模式為用戶提供了更完善的控制。第五步：用測(cè)試程序測(cè)試電路。測(cè)試的步驟如下：第一步：在焊接DDS芯片前完成，檢查電路元件焊接正確及好壞。最好能使用低壓電烙鐵或焊臺(tái)進(jìn)行焊接，防止芯片被靜電擊穿。 接插件作為輸入輸出，使用時(shí)需要檢查接頭是否氧化，特別是電源接口，工作電流大，需特別注意；信號(hào)輸出部分使用的BNC插座也需要注意氧化問題。 電源濾波電路 信號(hào)發(fā)生器制作步驟1．印制電路板制作按印制電路板設(shè)計(jì)要求，設(shè)計(jì)采用AD9852構(gòu)成的信號(hào)發(fā)生器電路的印制電路板圖，選用兩塊13cm8cm雙面環(huán)氧敷銅板。 AD9852外圍電路及外部基準(zhǔn)時(shí)鐘電路AD9852的控制接口有雙向并行和雙向串行兩種控制方式，在并行控制方式下AD9852的I/O線比較多。AD9852輸出的信號(hào)經(jīng)七階切比雪夫?yàn)V波器濾波后輸出。 AD9852在各模式下允許的功能模式相位 調(diào)節(jié)1相位調(diào)節(jié)2單端FSK/BPSK或HOLD單端鍵控整形相位偏移補(bǔ)償或調(diào)制幅度控制或調(diào)制反相正弦濾波器頻率調(diào)諧字1頻率調(diào)諧字2自動(dòng)頻率掃描單音調(diào)√√√√√√FSK√√√√√√√√斜坡FSK√√√√√√√√√線性調(diào)頻脈沖√√√√√√√√BPSK√√√√√√√注：√ 表示該功允許； 表示該功禁止 信號(hào)發(fā)生器電路結(jié)構(gòu)，由AD9852芯片，控制接口，基準(zhǔn)時(shí)鐘，濾波電路，電源和輸出接口等部分構(gòu)成。在差分基準(zhǔn)時(shí)鐘模式下，兩路輸入可能是CMOS的邏輯電平，或者有比以400mV（峰峰值）70S/P SELECT在串行編程模式（邏輯低電平）和并行編程模式（邏輯高電平）之間選擇71MASTER RESET初始化串行/并行編程總線，為用戶編程做準(zhǔn)備；設(shè)置編程寄存器為“donothing”狀態(tài)，在邏輯高電平時(shí)起作用。此引腳為高電平時(shí)，差分時(shí)鐘輸入，REFCLK和REFCLKB（引腳69端和引腳端68）被使能68REFCLKB互補(bǔ)（相位偏移180176。RSET=。如果處于FSK模式，邏輯低選擇F1，邏輯高選擇F2；如果處于BPSK模式，邏輯低選擇相位1，邏輯高選擇相位2；如果處于線性調(diào)頻脈沖模式，邏輯高保證“保持”功能，從而引起頻率累加器在其電流特定區(qū)中斷；為了恢復(fù)或起用線性調(diào)頻脈沖，應(yīng)確定為邏輯低電平30SHAPED KEYING首先需要選擇并編程控制寄存器的功能。參與CSB的功能。串行時(shí)鐘信號(hào)與串行編程總線相關(guān)聯(lián)。方向在控制寄存器內(nèi)被選擇。僅在并行編程模式中使用9，10，23，24，25，73，74，79，80DVDD數(shù)字電路部分電源電壓。其主要性能如下：最高300MHz的系統(tǒng)時(shí)鐘；內(nèi)含4～20倍可編程參考時(shí)鐘倍乘器；48位的可編程頻率寄存器；兩路12位D/A輸出；內(nèi)含超高速，低抖動(dòng)比較器；具有12位可編程振幅調(diào)諧和可編程的Shaped On/off Keying功能；14位可編程相位寄存器；單引腳FSK和BPSK數(shù)據(jù)接口；HOLD引腳具有線性和非線性FM調(diào)頻功能；可自動(dòng)雙向頻率掃描；可自動(dòng)進(jìn)行sin(x)/x校正；；10MHz的兩線或三線串行接口；100MHz的8位并行編程接口；單端或差分基準(zhǔn)時(shí)鐘輸入選擇。 AD9852的主要特性AD9852是美國(guó)模擬器件公司生產(chǎn)的高速DDS集成芯片，其芯片內(nèi)部有一個(gè)高速，高性能的DAC，能形成一個(gè)數(shù)字可編程的，高靈敏度的合成器。2．實(shí)訓(xùn)器材（1）常用電子裝配工具。（2）測(cè)試使用的儀器設(shè)備。最高系統(tǒng)工作頻率300MHz，通過控制器改變其內(nèi)部的寄存器參數(shù)可工作在AM、FM、ASK、FSK、PSK等模式。A9852有SQ80和ST80 LQFP80兩種封裝形式，前者型號(hào)為AD9852ASQ；后者型號(hào)為AD9852AST。相對(duì)AGND和DGND為+11，12，26，27，28，72，75，76，77，78DGND數(shù)字電路部分接地。如果
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1