【正文】 控制模塊用單片機(jī)，或DSP，或FPGA等，通過鍵盤設(shè)定控制AD9852的輸出。使用這個(gè)功能，用戶可以利用像15MHz一樣小的RFCLK輸入產(chǎn)生一個(gè)300MHz的內(nèi)部系統(tǒng)時(shí)鐘。為了得到最好的SFDR，DAC的兩路輸出都應(yīng)該采用相同的連接，特別是較高輸出頻率對(duì)于諧波失真誤差更為重要。如果倒計(jì)數(shù)值3，斜坡速率寄存器將停止，因此，產(chǎn)生一個(gè)縮放比例常數(shù)給數(shù)字式乘法器。編程更新時(shí)鐘寄存器值5將引起I/O UD引腳保持高電平。第三步：用掃頻儀調(diào)整AD9852 DAC輸出濾波電路的頻率特性，使其濾波器的帶寬在0～100MHz范圍內(nèi)。J1和J2與控制模塊接口，鎖存器IC2，IC3和IC4分別鎖存AD9852內(nèi)部寄存器輸入編程數(shù)據(jù)，內(nèi)部寄存器地址和外部控制端口的狀態(tài)。當(dāng)單端時(shí)鐘模式被選擇時(shí)，用戶應(yīng)該設(shè)置此引腳端電平。此引腳在并行模式被選時(shí)，與WRB共同起作用。AD9852可產(chǎn)生一個(gè)非常穩(wěn)定的頻率、相位和振幅可編程的余弦輸出，可在通信、雷達(dá)、測(cè)試儀器等應(yīng)用中的靈活LO（本機(jī)振蕩器）。模式取決于引腳端70（S/P SELECT）22RDB/CSB從編程寄存器讀取并行數(shù)據(jù)。信號(hào)電平與REFCLK相同69REFCLK單端（CMOS）邏輯電平必需）基準(zhǔn)時(shí)鐘輸入或差分時(shí)鐘輸入信號(hào)之一。 控制接口電路，電源電壓過高或電源極性接反都會(huì)損壞AD9852芯片，采用三組獨(dú)立的電源供電，分別為控制接口電路的工作電壓VCC，AD9852數(shù)字部分電源DVDD和模擬部分電源AVDD，以減少模塊上各電路之間的干擾。第四步：焊接AD9852后仔細(xì)檢查引腳的是否存在短路和虛焊，并通電檢查，要特別注意芯片是否過熱。更新時(shí)鐘功能停止工作；用戶不能夠使用信號(hào)作為數(shù)據(jù)傳輸指令。用戶可以應(yīng)用這個(gè)停止條件。余弦DAC領(lǐng)先于一個(gè)反向sin（x）/x濾波器?？刂萍拇嫫?E hex內(nèi)的五個(gè)控制位設(shè)置倍頻器倍數(shù)。由于AD9852輸出的信號(hào)峰峰值只有幾百毫伏，所以在AD9852的輸出端接一個(gè)驅(qū)動(dòng)放大器AD8320，它是AD模擬公司生產(chǎn)的數(shù)控可變?cè)鲆婢€性寬帶驅(qū)動(dòng)器，最大電壓增益為26（20倍）dB,帶寬150MHz，輸出阻抗，輸出時(shí)需要注意阻抗匹配。使用該模塊電路為核心構(gòu)成的系統(tǒng)能很容易的實(shí)現(xiàn)題目全部的基本要求和發(fā)揮要求。它允許用戶選擇一個(gè)4～20倍范圍內(nèi)的任意整數(shù)時(shí)鐘倍數(shù)。用戶必須選擇一個(gè)適當(dāng)?shù)呢?fù)載阻抗去限制輸出電壓在限制范圍內(nèi)擺動(dòng)。如果斜坡速率計(jì)數(shù)器是以編程為最小計(jì)數(shù)值3，它將產(chǎn)生兩個(gè)系統(tǒng)時(shí)鐘周期（一個(gè)上升沿載入倒計(jì)時(shí)值，另一個(gè)上升沿將計(jì)數(shù)值從3降為2）。引腳端20上的內(nèi)部已產(chǎn)生的更新脈沖輸出有一個(gè)固定的8個(gè)系統(tǒng)時(shí)鐘周期的高電平時(shí)間。第二步：檢測(cè)控制接口部分電路的完整。本模塊采用三片鎖存器74HC573分別對(duì)輸入數(shù)據(jù)鎖存實(shí)現(xiàn)單向并行控制，為提高驅(qū)動(dòng)能力使用施密特反相驅(qū)動(dòng)器74LS14作為驅(qū)動(dòng)。）差分時(shí)鐘信號(hào)。數(shù)據(jù)在上升沿被裝入。最高系統(tǒng)工作頻率300MHz，通過控制器改變其內(nèi)部的寄存器參數(shù)可工作在AM、FM、ASK、FSK、PSK等模式。其主要性能如下：最高300MHz的系統(tǒng)時(shí)鐘；內(nèi)含4～20倍可編程參考時(shí)鐘倍乘器；48位的可編程頻率寄存器；兩路12位D/A輸出；內(nèi)含超高速，低抖動(dòng)比較器；具有12位可編程振幅調(diào)諧和可編程的Shaped On/off Keying功能；14位可編程相位寄存器；單引腳FSK和BPSK數(shù)據(jù)接口；HOLD引腳具有線性和非線性FM調(diào)頻功能；可自動(dòng)雙向頻率掃描；可自動(dòng)進(jìn)行sin(x)/x校正；；10MHz的兩線或三線串行接口；100MHz的8位并行編程接口；單端或差分基準(zhǔn)時(shí)鐘輸入選擇。參與CSB的功能。在差分基準(zhǔn)時(shí)鐘模式下，兩路輸入可能是CMOS的邏輯電平，或者有比以400mV（峰峰值）70S/P SELECT在串行編程模式（邏輯低電平）和并行編程模式（邏輯高電平）之間選擇71MASTER RESET初始化串行/并行編程總線，為用戶編程做準(zhǔn)備；設(shè)置編程寄存器為“donothing”狀態(tài)，在邏輯高電平時(shí)起作用。 電源濾波電路 信號(hào)發(fā)生器制作步驟1．印制電路板制作按印制電路板設(shè)計(jì)要求，設(shè)計(jì)采用AD9852構(gòu)成的信號(hào)發(fā)生器電路的印制電路板圖，選用兩塊13cm8cm雙面環(huán)氧敷銅板。第五步：用測(cè)試程序測(cè)試電路。這是I/O UD作為輸出時(shí)，最小高電平脈沖時(shí)間的結(jié)果。8位倒計(jì)數(shù)值與輸出脈沖之間的時(shí)間周期為：（N +1）系統(tǒng)時(shí)鐘周期。它預(yù)補(bǔ)償DAC輸出振幅相對(duì)于頻率的偏差，以達(dá)到從DC到Nyquist的均勻的振幅響應(yīng)。REFCLK倍頻器功能可以被旁路允許從外部時(shí)鐘源直接對(duì)AD9852計(jì)時(shí)。為提高系統(tǒng)的實(shí)用性，增加峰值檢測(cè)電路，通過控制模塊實(shí)現(xiàn)輸出幅度的精確可調(diào)?！　TW_CLK BIT ；高電平有效，選中數(shù)據(jù)鎖存器 ADDR_CLK BIT ；高電平有效，選中地址鎖存器 CON_CLK BIT ；高電平有效，選中外部控制端驅(qū)動(dòng)器 MRESET BIT ；主復(fù)位端，高電平有效 SPMODE BIT ；串并編程模式選擇 0:串行 1:并行 UPDCLK BIT ；更新時(shí)鐘 WR BIT ；寫端口數(shù)據(jù) 上升沿鎖存數(shù)據(jù) RD BIT ；讀端口數(shù)據(jù) 高電平有效 F_B_H BIT OSK BIT ADDRESS DATA 30H ；內(nèi)部寄存器地址寄存器 FTW1 DATA 31H ；頻率字寄存器,最高字節(jié) FTW2 DATA 32H FTW3 DATA 33H FTW4 DATA 34H FTW5 DATA 35H FTW6 DATA 36H FTW DATA 37H ORG 0000H MOV P0 , 00H CLR FTW_CLK CLR ADDR_CLK SETB