【正文】 引腳下30上的邏輯高電平會導(dǎo)致輸出呈線性斜坡上升到滿刻度振幅，而且一直保留到邏輯電平改變?yōu)榈碗娖?，?dǎo)致輸出沿斜坡下降到0刻度。用戶必須選擇一個適當(dāng)?shù)呢?fù)載阻抗去限制輸出電壓在限制范圍內(nèi)擺動。該DAC時鐘為系統(tǒng)時鐘最大為300MSPS，并且有與余弦DAC同樣大的輸出電流容量。它允許用戶選擇一個4～20倍范圍內(nèi)的任意整數(shù)時鐘倍數(shù)。S/P SELECT（引腳70），是用來設(shè)定I/O模式的。使用該模塊電路為核心構(gòu)成的系統(tǒng)能很容易的實(shí)現(xiàn)題目全部的基本要求和發(fā)揮要求。設(shè)計印制電路板時請注意，參考印制電路板為4層板，建議修改為雙面電路板形式，AD9854采用LQFP80封裝形式。由于AD9852輸出的信號峰峰值只有幾百毫伏，所以在AD9852的輸出端接一個驅(qū)動放大器AD8320，它是AD模擬公司生產(chǎn)的數(shù)控可變增益線性寬帶驅(qū)動器，最大電壓增益為26（20倍）dB,帶寬150MHz，輸出阻抗，輸出時需要注意阻抗匹配。信息的傳輸與系統(tǒng)同步，并且以下列兩種方式之一產(chǎn)生：內(nèi)部受控于用戶可編程的速率和外部受控于用戶。控制寄存器1E hex內(nèi)的五個控制位設(shè)置倍頻器倍數(shù)。通過設(shè)置控制DAC POWERDOWN位為高電平（地址1D hex），控制DAC能夠被單獨(dú)地關(guān)斷電源，以達(dá)到不需要使用時減少功率消耗，控制DAC輸出被指定為IOUT2和IOUT2B。余弦DAC領(lǐng)先于一個反向sin（x）/x濾波器。它的最大輸出振幅由引腳端56上DACRSET設(shè)置。用戶可以應(yīng)用這個停止條件。OSK INT位的邏輯低電平轉(zhuǎn)換控制用戶可編程的12位寄存器的數(shù)字式乘法器，允許用戶以任何方式進(jìn)行動態(tài)整形振幅傳輸。更新時鐘功能停止工作；用戶不能夠使用信號作為數(shù)據(jù)傳輸指令。當(dāng)使用內(nèi)部產(chǎn)生的更新時鐘時，可以通過編程32位更新時鐘寄存器（地址16~19hex）和設(shè)置進(jìn)入更新時鐘（地址1Fhex），用控制寄存器位為邏輯高電平來確定。第四步：焊接AD9852后仔細(xì)檢查引腳的是否存在短路和虛焊，并通電檢查，要特別注意芯片是否過熱。焊接0805封裝的電阻焊接0805封裝的電容焊接輸出濾波電感焊接電源濾波鉭電容，鉭電容的極性一定要正確焊接控制接口電路反相器74HC14和鎖存器74HC573焊接輸入輸出接口及BNC信號輸出插座焊接DDS芯片AD9852焊接差分接收驅(qū)動芯片MC100LVEL16及有源晶振 元件的焊接順序（4）焊接時應(yīng)注意的問題要特別注意靜電損壞AD9852，焊接時間要把握好，不宜過長。 控制接口電路，電源電壓過高或電源極性接反都會損壞AD9852芯片，采用三組獨(dú)立的電源供電，分別為控制接口電路的工作電壓VCC，AD9852數(shù)字部分電源DVDD和模擬部分電源AVDD，以減少模塊上各電路之間的干擾。50MHz有源晶振輸出的基準(zhǔn)參考時鐘經(jīng)差分接收驅(qū)動芯片MC100LVEL16變換后為AD9852提供穩(wěn)定，低抖動的時鐘信號，用戶也可自行選擇從BNC插座輸入外部的基準(zhǔn)時鐘信號。信號電平與REFCLK相同69REFCLK單端（CMOS）邏輯電平必需）基準(zhǔn)時鐘輸入或差分時鐘輸入信號之一。可以改善少許的諧波失真和SFDR56DAC RSET兩個DAC共用的設(shè)置滿刻度輸出電流的連接端。模式取決于引腳端70（S/P SELECT）22RDB/CSB從編程寄存器讀取并行數(shù)據(jù)。在這種方式下，串行總線的復(fù)位既不影響以前的編程，也不調(diào)用“默認(rèn)”編程值，高電平激活18A1/SDO在三線式串行通信模式中使用的單向串行數(shù)據(jù)輸入端19A0/SDIO在兩線式串行模式中使用的雙向串行數(shù)據(jù)輸入/輸出端20I/O UD CLK雙向I/O更新CLK。第5章 信號發(fā)生器制作實(shí)訓(xùn) 實(shí)訓(xùn)目的和實(shí)訓(xùn)器材 1．制作一個基于DDS AD9852的信號發(fā)生器。AD9852可產(chǎn)生一個非常穩(wěn)定的頻率、相位和振幅可編程的余弦輸出，可在通信、雷達(dá)、測試儀器等應(yīng)用中的靈活LO（本機(jī)振蕩器）。與AGND電位相同13，35，57，58，63NC沒有連接14～19A5～A0當(dāng)使用并行編程模式時，編程寄存的6位并行地址輸入17A2/ (I/O RESET)串行通信時總線的I/O RESET端。此引腳在并行模式被選時，與WRB共同起作用。被設(shè)計用來驅(qū)動50Ω負(fù)載，與標(biāo)準(zhǔn)的CMOS邏輯電平兼容42VINP內(nèi)部高速比較器的同相輸入端43VINN內(nèi)部高速比較器的反相輸入端48IOUT1余弦DAC的單極性電流輸出49IOUT1B余弦DAC的補(bǔ)償單極性電流輸出51IOUT2B控制DAC的補(bǔ)償單極性電流輸出52IOUT2控制DAC的單極性電流輸出55DACBP兩個DAC共用的旁路電容連接端。當(dāng)單端時鐘模式被選擇時，用戶應(yīng)該設(shè)置此引腳端電平。DDS芯片AD9852控制接口基準(zhǔn)時鐘七階濾波電路電源輸出 采用AD9852構(gòu)成的信號發(fā)生器內(nèi)部結(jié)構(gòu)由AD9852構(gòu)成的信號發(fā)生器通過控制接口，對AD9852內(nèi)部寄存器進(jìn)行編程控制，使其工作在不同的模式下，輸出所需的信號。J1和J2與控制模塊接口，鎖存器IC2，IC3和IC4分別鎖存AD9852內(nèi)部寄存器輸入編程數(shù)據(jù)，內(nèi)部寄存器地址和外部控制端口的狀態(tài)。貼片元器件焊接方法與要求請參考“全國大學(xué)生電子設(shè)計競賽技能訓(xùn)練”一書有關(guān)章節(jié)。第三步：用掃頻儀調(diào)整AD9852 DAC輸出濾波電路的頻率特性，使其濾波器的帶寬在0～100MHz范圍內(nèi)。內(nèi)部更新模式可以產(chǎn)生自動的周期性更新脈沖，起始時間周期由用戶設(shè)置。編程更新時鐘寄存器值5將引起I/O UD引腳保持高電平。邏輯高電平選擇線性內(nèi)部控制輸出沿斜坡上升沿斜坡下降功能。如果倒計數(shù)值3，斜坡速率寄存器將停止，因此，產(chǎn)生一個縮放比例常數(shù)給數(shù)字式乘法器。（3）余弦DACDDS的余弦輸出驅(qū)動余弦DAC（最大為300MSPS）。為了得到最好的SFDR，DAC的兩路輸出都應(yīng)該采用相同的連接，特別是較高輸出頻率對于諧波失真誤差更為重要。AD9852上的單個RSET電阻為兩個DAC設(shè)置滿刻度輸出電流。使用這個功能，用戶可以利用像15MHz一樣小的RFCLK輸入產(chǎn)生一個300MHz的內(nèi)部系統(tǒng)時鐘。使用并行I/O模式的系統(tǒng)必須連接S/P前，并不影響這個器件的原有的運(yùn)行?？刂颇K用單片機(jī)，或DSP，或FPGA等，通過鍵盤設(shè)定控制AD9852的輸出。（a）電原理圖1（b）電原理圖2（c）元器件布局圖（d）頂層印制電路板圖（e）電源印制電路板圖（f）地印制電路板圖（g）底層印制電路板圖 AD985