基于ad9852的信號(hào)發(fā)生器-文庫吧
2025-06-08 19:58 本頁面
【正文】 關(guān)聯(lián)。數(shù)據(jù)在上升沿被裝入。此引腳在并行模式被選時(shí)，與WRB共同起作用。模式取決于引腳端70（S/P SELECT）22RDB/CSB從編程寄存器讀取并行數(shù)據(jù)。參與CSB的功能。片選信號(hào)與串行編程總線相關(guān)聯(lián)。低電平激活。此引腳在并行模式被選時(shí)，與RDB引腳共同起作用29FSK/BPSK/HOLD與編程控制寄存器所選的操作模式有關(guān)的多功能引腳端。如果處于FSK模式，邏輯低選擇F1，邏輯高選擇F2；如果處于BPSK模式，邏輯低選擇相位1，邏輯高選擇相位2；如果處于線性調(diào)頻脈沖模式，邏輯高保證“保持”功能，從而引起頻率累加器在其電流特定區(qū)中斷；為了恢復(fù)或起用線性調(diào)頻脈沖，應(yīng)確定為邏輯低電平30SHAPED KEYING首先需要選擇并編程控制寄存器的功能。一個(gè)邏輯高電平將產(chǎn)生編程的零刻度到滿刻度線性上升的余弦DAC輸出，邏輯低電平將產(chǎn)生編程的滿刻度到零刻度線性下降的余弦DAC輸出31，32，37，38，44，50，54，60，65AVDD模擬電路部分電源電壓，相對(duì)AGND和DGND為+33，34，39，40，41，45，46，47，53，59，62，66，67AGND模擬電路部分接地端，電位與DGND相同36VOUT內(nèi)部高速比較器的非反相輸出引腳。被設(shè)計(jì)用來驅(qū)動(dòng)50Ω負(fù)載，與標(biāo)準(zhǔn)的CMOS邏輯電平兼容42VINP內(nèi)部高速比較器的同相輸入端43VINN內(nèi)部高速比較器的反相輸入端48IOUT1余弦DAC的單極性電流輸出49IOUT1B余弦DAC的補(bǔ)償單極性電流輸出51IOUT2B控制DAC的補(bǔ)償單極性電流輸出52IOUT2控制DAC的單極性電流輸出55DACBP兩個(gè)DAC共用的旁路電容連接端。，可以改善少許的諧波失真和SFDR56DAC RSET兩個(gè)DAC共用的設(shè)置滿刻度輸出電流的連接端。RSET=。通常RSET的范圍是8kΩ(5mA)～2kΩ（20mA）61PLL FILTER此引腳提供REFCLK倍頻器的PLL環(huán)路濾波器的外部零度補(bǔ)償網(wǎng)絡(luò)的連接。網(wǎng)絡(luò)的另一端應(yīng)該連接到AVDD，盡可能地靠近引腳60。為了得到最好的噪聲性能，通過設(shè)置控制寄存器1E中的“旁路PLL”位，而將REFCLK倍頻器旁路64DIFF CLK ENABLE差分REFCLK使能。此引腳為高電平時(shí)，差分時(shí)鐘輸入，REFCLK和REFCLKB（引腳69端和引腳端68）被使能68REFCLKB互補(bǔ)（相位偏移180176。）差分時(shí)鐘信號(hào)。當(dāng)單端時(shí)鐘模式被選擇時(shí)，用戶應(yīng)該設(shè)置此引腳端電平。信號(hào)電平與REFCLK相同69REFCLK單端（CMOS）邏輯電平必需）基準(zhǔn)時(shí)鐘輸入或差分時(shí)鐘輸入信號(hào)之一。在差分基準(zhǔn)時(shí)鐘模式下，兩路輸入可能是CMOS的邏輯電平，或者有比以400mV（峰峰值）70S/P SELECT在串行編程模式（邏輯低電平）和并行編程模式（邏輯高電平）之間選擇71MASTER RESET初始化串行/并行編程總線，為用戶編程做準(zhǔn)備；設(shè)置編程寄存器為“donothing”狀態(tài)，在邏輯高電平時(shí)起作用。在電源導(dǎo)通狀態(tài)下，MASTER RESET是保證正確操作的基本要素AD9852有五種可編程工作模式。若要選擇一種工作模式，需要對(duì)控制寄存器內(nèi)的3位模式控制位進(jìn)行編程。 AD9852模式控制位模式位2模式位1模式位0工作模式000單音調(diào)001FSK010斜坡FSK011線性調(diào)頻脈沖100BPSK在每種模式下，有一些功能是不允許的。 AD9852在各模式下允許的功能模式相位 調(diào)節(jié)1相位調(diào)節(jié)2單端FSK/BPSK或HOLD單端鍵控整形相位偏移補(bǔ)償或調(diào)制幅度控制或調(diào)制反相正弦濾波器頻率調(diào)諧字1頻率調(diào)諧字2自動(dòng)頻率掃描單音調(diào)√√√√√√FSK√√√√√√√√斜坡FSK√√√√√√√√√線性調(diào)頻脈沖√√√√√√√√BPSK√√√√√√√注：√ 表示該功允許； 表示該功禁止 信號(hào)發(fā)生器電路結(jié)構(gòu)，由AD9852芯片，控制接口，基準(zhǔn)時(shí)鐘，濾波電路，電源和輸出接口等部分構(gòu)成。本信號(hào)發(fā)生器電路能實(shí)現(xiàn)的功能如下：輸出信號(hào)頻率范圍為0～120MHz；輸出信號(hào)幅度程控可調(diào)；輸出模擬AM信號(hào)；輸出模擬FM信號(hào)；輸出ASK調(diào)制信號(hào)；輸出FSK調(diào)制信號(hào)；輸出PSK調(diào)制信號(hào)；輸出掃頻信號(hào)；輸出低抖動(dòng)方波時(shí)鐘信號(hào)；輸出可變幅度控制信號(hào)。DDS芯片AD9852控制接口基準(zhǔn)時(shí)鐘七階濾波電路電源輸出 采用AD9852構(gòu)成的信號(hào)發(fā)生器內(nèi)部結(jié)構(gòu)由AD9852構(gòu)成的信號(hào)發(fā)生器通過控制接口，對(duì)AD9852內(nèi)部寄存器進(jìn)行編程控制，使其工作在不同的模式下，輸出所需的信號(hào)。50MHz有源晶振輸出的基準(zhǔn)參考時(shí)鐘經(jīng)差分接收驅(qū)動(dòng)芯片MC100LVEL16變換后為AD9852提供穩(wěn)定，低抖動(dòng)的時(shí)鐘信號(hào)，用戶也可自行選擇從BNC插座輸入外部的基準(zhǔn)時(shí)鐘信號(hào)。AD9852輸出的信號(hào)經(jīng)七階切比雪夫?yàn)V波器濾波后輸出。 七階切比雪夫?yàn)V波電路在本信號(hào)發(fā)生器電路中，AD9852的外部基準(zhǔn)使用50MHz的高穩(wěn)定度有源晶振，經(jīng)AD9852內(nèi)部6倍頻后得到300MHz的系統(tǒng)時(shí)鐘，能產(chǎn)生0Hz～120MHz的正弦信號(hào)，輸出信號(hào)雜散噪聲小。能產(chǎn)生模擬AM、模擬FM、ASK、FSK和PSK等多種信號(hào)，頻率穩(wěn)定度106，與晶振的穩(wěn)定度相同。AD9852需要一個(gè)高穩(wěn)定度，低抖動(dòng)的外部時(shí)鐘輸入，使用差分接收驅(qū)動(dòng)芯片MC100LVEL16可以很方便的將有源晶振輸出的單端時(shí)鐘信號(hào)變成AD9852所需的雙端差分時(shí)鐘信號(hào)。 AD9852外圍電路及外部基準(zhǔn)時(shí)鐘電路AD9852的控制接口有雙向并行和雙向串行兩種控制方式，在并行控制方式下AD9852的I/O線比較多。本模塊采用三片鎖存器74HC573分別對(duì)輸入數(shù)據(jù)鎖存實(shí)現(xiàn)單向并行控制，為提高驅(qū)動(dòng)能力使用施密特反相驅(qū)動(dòng)器74LS14作為驅(qū)動(dòng)。J1和J2與控制模塊接口，鎖存器IC2，IC3和IC4分別鎖存AD9852內(nèi)部寄存器輸入編程數(shù)據(jù)，內(nèi)部寄存器地址和外部控制端口的狀態(tài)。 控制接口電路，電源電壓過高或電源極性接反都會(huì)損壞AD9852芯片，采用三組獨(dú)立的電源供電，分別為控制接口電路的工
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