基于ad9852的信號(hào)發(fā)生器-文庫(kù)吧在線文庫(kù)
【正文】 線性調(diào)頻脈沖√√√√√√√√BPSK√√√√√√√注：√ 表示該功允許； 表示該功禁止 信號(hào)發(fā)生器電路結(jié)構(gòu)，由AD9852芯片，控制接口，基準(zhǔn)時(shí)鐘，濾波電路，電源和輸出接口等部分構(gòu)成。 AD9852外圍電路及外部基準(zhǔn)時(shí)鐘電路AD9852的控制接口有雙向并行和雙向串行兩種控制方式，在并行控制方式下AD9852的I/O線比較多。 接插件作為輸入輸出，使用時(shí)需要檢查接頭是否氧化，特別是電源接口，工作電流大，需特別注意；信號(hào)輸出部分使用的BNC插座也需要注意氧化問題。測(cè)試的步驟如下：第一步：在焊接DDS芯片前完成，檢查電路元件焊接正確及好壞。當(dāng)已更新的編程信息有效時(shí)，這個(gè)模式為用戶提供了更完善的控制。式中：N是用戶編程的32位值，N的允許范圍為1～（232－1）。用戶必須先通過設(shè)置控制寄存器內(nèi)的OSK EN位為邏輯高電平，將數(shù)字式乘法器使能；否則，如果OSK EN位為邏輯低電平，數(shù)字式乘法器負(fù)責(zé)振幅控制的部分將被旁路，而且余弦DAC輸出被設(shè)置為滿量程振幅。例如，確定AD9852的系統(tǒng)時(shí)鐘為100MHz（10ns周期）。當(dāng)OSK INT為高電平時(shí)，“整形鍵控”將自動(dòng)執(zhí)行已編程輸出包絡(luò)功能。電壓輸出超出這個(gè)限制將導(dǎo)致過多的DAC失真和可能永久性損壞。（4）控制DAC控制DAC輸出可以為外部線路提供直流控制電平，產(chǎn)生交流信號(hào)或使能工作周期，以及最大100MHz的數(shù)據(jù)速率通過串行或并行接口，進(jìn)入12位控制DAC寄存器（地址26和27hex）。（6）REFCLK倍頻器這是一個(gè)可編程的基于PLL的基準(zhǔn)時(shí)鐘倍頻器。在任意I/O操作模式下，所有可存取寄存器都能夠?qū)懭牒妥x取?！ TW_CLK BIT ；高電平有效，選中數(shù)據(jù)鎖存器 ADDR_CLK BIT ；高電平有效，選中地址鎖存器 CON_CLK BIT ；高電平有效，選中外部控制端驅(qū)動(dòng)器 MRESET BIT ；主復(fù)位端，高電平有效 SPMODE BIT ；串并編程模式選擇 0:串行 1:并行 UPDCLK BIT ；更新時(shí)鐘 WR BIT ；寫端口數(shù)據(jù) 上升沿鎖存數(shù)據(jù) RD BIT ；讀端口數(shù)據(jù) 高電平有效 F_B_H BIT OSK BIT ADDRESS DATA 30H ；內(nèi)部寄存器地址寄存器 FTW1 DATA 31H ；頻率字寄存器,最高字節(jié) FTW2 DATA 32H FTW3 DATA 33H FTW4 DATA 34H FTW5 DATA 35H FTW6 DATA 36H FTW DATA 37H ORG 0000H MOV P0 , 00H CLR FTW_CLK CLR ADDR_CLK SETB MRESET ；初始化串行/并行編程總線 NOP CLR MRESET SETB SPMODE ；設(shè)置為并行編程模式 CLR CON_CLK ；鎖存端口 MOV FTW1 , 00H ；頻率字最高字節(jié) MOV FTW2 , 0DAH MOV FTW3 , 74H MOV FTW4 , 0DH MOV FTW5 , 0A7H MOV FTW6 , 40H ??；頻率字最低字節(jié) MOV ADDRESS, 04H ；FTW1的地址 LCALL W_ADDRESS MOV FTW , FTW1 ；頻率字 LCALL W_FTW ??；寫頻率字 MOV ADDRESS, 05H LCALL W_ADDRESS MOV FTW , FTW2 LCALL W_FTW MOV ADDRESS, 06H LCALL W_ADDRESS MOV FTW , FTW3 LCALL W_FTW MOV ADDRESS, 07H LCALL W_ADDRESS MOV FTW , FTW4 LCALL W_FTW MOV ADDRESS, 08H LCALL W_ADDRESS MOV FTW , FTW5 LCALL W_FTW MOV ADDRESS, 09H LCALL W_ADDRESS MOV FTW , FTW6 LCALL W_FTW ；寫頻率字最低字節(jié) MOV ADDRESS, 21H ；幅
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