基于ad9852的信號發(fā)生器-預(yù)覽頁
【正文】 電感82nH3L2，L5，L8電感68nH3L3，L6，L9電感68nH3電源濾波C1～C21電容器21排針DDS芯片U1DDSAD98521BNC插座R1,R2電阻8kΩ2R5,R6電阻100Ω2R7,R8,R10電阻50Ω3R9電阻25Ω1R11電阻1C60電容器1C61電容器1跳線帽1注：所有元器件均采用貼片封裝形式，電阻、電容尺寸為0805。第5章 信號發(fā)生器制作實訓(xùn) 實訓(xùn)目的和實訓(xùn)器材 1．制作一個基于DDS AD9852的信號發(fā)生器。（3）信號發(fā)生器電路元器件。AD9852可產(chǎn)生一個非常穩(wěn)定的頻率、相位和振幅可編程的余弦輸出，可在通信、雷達、測試儀器等應(yīng)用中的靈活LO（本機振蕩器）。基準時鐘緩沖器內(nèi)部可編程時鐘I/O緩沖器可編程幅度和比率控制4~20倍基準時鐘倍增器頻率累加器ACC1Δ頻率比率定時器相位累加器ACC2相位到幅度轉(zhuǎn)換器INV. SINC濾波器12位余弦DAC12位控制DACMUXMUXMUXMUXMUXMUXDEMUXΔ頻率字模式選擇頻率調(diào)諧字1頻率調(diào)諧字2第1級14位相位/偏移補償字第2級14位相位/偏移補償字AM調(diào)制12位DC控制可編程寄存器SYSTEM CLOCK系統(tǒng)時鐘AD9852DDS核247。與AGND電位相同13，35，57，58，63NC沒有連接14～19A5～A0當使用并行編程模式時，編程寄存的6位并行地址輸入17A2/ (I/O RESET)串行通信時總線的I/O RESET端。如果I/O UD被選作輸出（默認值），在8個系統(tǒng)時鐘周期后，輸出脈沖由低到高，說明內(nèi)部頻率更新已經(jīng)發(fā)生21WRB/SLCK寫并行數(shù)據(jù)到I/O端口的緩沖區(qū)。此引腳在并行模式被選時，與WRB共同起作用。低電平激活。被設(shè)計用來驅(qū)動50Ω負載，與標準的CMOS邏輯電平兼容42VINP內(nèi)部高速比較器的同相輸入端43VINN內(nèi)部高速比較器的反相輸入端48IOUT1余弦DAC的單極性電流輸出49IOUT1B余弦DAC的補償單極性電流輸出51IOUT2B控制DAC的補償單極性電流輸出52IOUT2控制DAC的單極性電流輸出55DACBP兩個DAC共用的旁路電容連接端。網(wǎng)絡(luò)的另一端應(yīng)該連接到AVDD，盡可能地靠近引腳60。當單端時鐘模式被選擇時，用戶應(yīng)該設(shè)置此引腳端電平。若要選擇一種工作模式，需要對控制寄存器內(nèi)的3位模式控制位進行編程。DDS芯片AD9852控制接口基準時鐘七階濾波電路電源輸出 采用AD9852構(gòu)成的信號發(fā)生器內(nèi)部結(jié)構(gòu)由AD9852構(gòu)成的信號發(fā)生器通過控制接口，對AD9852內(nèi)部寄存器進行編程控制，使其工作在不同的模式下，輸出所需的信號。能產(chǎn)生模擬AM、模擬FM、ASK、FSK和PSK等多種信號，頻率穩(wěn)定度106，與晶振的穩(wěn)定度相同。J1和J2與控制模塊接口，鎖存器IC2，IC3和IC4分別鎖存AD9852內(nèi)部寄存器輸入編程數(shù)據(jù)，內(nèi)部寄存器地址和外部控制端口的狀態(tài)。（a）頂層印制電路板圖（b）底層印制電路板圖 AD9852 信號發(fā)生器電路的印制電路板圖2．元件焊接（1）印制板裸板檢查 本電路芯片引腳端多，特別是電源引腳端較多，務(wù)必對印制板上各芯片的電源引腳進行檢查，特別是要對AD9852的電源引腳和其I/O引腳進行短路性檢查。貼片元器件焊接方法與要求請參考“全國大學(xué)生電子設(shè)計競賽技能訓(xùn)練”一書有關(guān)章節(jié)。由于AD9852芯片功耗較大(最大達3W以上)，因此應(yīng)用時應(yīng)特別注意散熱,避免芯片由于過熱而損壞，在芯片上面緊貼一散熱片，確保芯片在功耗較大的情況下正常工作。第三步：用掃頻儀調(diào)整AD9852 DAC輸出濾波電路的頻率特性，使其濾波器的帶寬在0～100MHz范圍內(nèi)。為了將功能編程的變化量從I/O緩沖寄存器傳輸?shù)紻DS核，一個更新時鐘信號必須由外部供給或由內(nèi)部的32位更新時鐘發(fā)生。內(nèi)部更新模式可以產(chǎn)生自動的周期性更新脈沖，起始時間周期由用戶設(shè)置。更新時鐘在引腳20上有內(nèi)外兩條線路，用戶可以同步進行更新信息的編程，速率為更新時鐘速率。編程更新時鐘寄存器值5將引起I/O UD引腳保持高電平。這個特性允許用戶控制余弦DAC輸出信號的振幅與時間之比的斜率。邏輯高電平選擇線性內(nèi)部控制輸出沿斜坡上升沿斜坡下降功能。 數(shù)字式乘法器部分負責整形鍵控功能框圖傳輸時間從0刻度到滿刻度必須被編程。如果倒計數(shù)值3，斜坡速率寄存器將停止，因此，產(chǎn)生一個縮放比例常數(shù)給數(shù)字式乘法器。因此，對于10MHz系統(tǒng)時鐘，最小整形鍵控斜坡時間是4096410ns=（近似值）。（3）余弦DACDDS的余弦輸出驅(qū)動余弦DAC（最大為300MSPS）。93V/IOUT，這里IOUT單位是A（安培）。為了得到最好的SFDR，DAC的兩路輸出都應(yīng)該采用相同的連接，特別是較高輸出頻率對于諧波失真誤差更為重要。余弦DAC輸出被指定為IOUT1和IOUT1B，分別對應(yīng)引腳端48和引腳端49。AD9852上的單個RSET電阻為兩個DAC設(shè)置滿刻度輸出電流。SINC功能在減少功率消耗時可以被旁路，尤其是在較高的時鐘速度時。使用這個功能，用戶可以利用像15MHz一樣小的RFCLK輸入產(chǎn)生一個300MHz的內(nèi)部系統(tǒng)時鐘。RECLK可以是單端或差動輸入，這取決于引腳60（DIFF CLK ENABLE）的設(shè)置（低電平式高電平）。使用并行I/O模式的系統(tǒng)必須連接S/P前，并不影響這個器件的原有的運行。控制模塊輸出的控制信號還需經(jīng)一級反向后連接到AD9852信號發(fā)生模塊，如直接連接，輸出的控制信號需全部在取反?？刂颇K用單片機，或DSP，或FPGA等，通過鍵盤設(shè)定控制AD9852的輸出。由單片機或者FPGA組成的控制器，控制AD9852構(gòu)成數(shù)據(jù)振蕩器，完成本機振蕩及掃頻信號的發(fā)生，由于使用了DDS芯片作掃頻信號發(fā)生，頻率分辨率可以做得很高，掃頻速度和掃頻帶寬由控制器設(shè)定，控制靈活簡單。（a）電原理圖1（b）電原理圖2（c）元器件布局圖（d）頂層印制電路板圖（e）電源印制電路板圖（f）地印制電路板圖（g）底層印制電路板圖 AD985
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