數(shù)電課程設(shè)計--溫度的采集于發(fā)送(參考版)
2025-06-10 06:12本頁面
【正文】 第一次接觸到軟硬件結(jié)合的具體實例，雖然沒有做出真正的具體實物來；初步了解到了一般設(shè)計的過程體會到了那種設(shè)計的思路；提高了實際動手能力，發(fā)現(xiàn)并分析解決問題的能力。對 quartus||這個軟件相當?shù)哪吧?，很多功能模塊都不清楚， 再加之對編寫程序的不 擅長， 整個軟件寫的異常困難。因為課本中沒有具體事例，所有具體實例都得自己去找，鍛煉了分析和解決問題的能力。 3， 此 次課程設(shè)計，是第一次做的比較實用性的課題。編寫程序花費了很長的時間，同學都是子網(wǎng)上找的程序，我們也找了，但是不符合我們的設(shè)計思路，于是就自己編寫，但實際操作過程中，遇到了很多問題，剛開始編寫的程序錯誤百出，令人頭疼，后來看了很多資料，錯誤是改的沒了，那些個警告卻一直搞不定，最終還遺留著五六個警告沒有解決。 2， 開學第 一周老師就布置了課題，雖然沒開始實際動手去做，卻做了大量的準備工作，在網(wǎng)上收集很多資料，大體搞懂了 ADC0908 的工作狀態(tài)以及工作模式，對 FPGA 有了一定的了解，對整個設(shè)計思路有了大概的認識和了解。實際電路中， sig 信號將被實際的 AD590 測溫電路所替代，整個系統(tǒng)將根據(jù)傳回的實際變化的溫度信號進行相應(yīng)的處理。 Flow Summary： 邏輯器件連接圖： 波形仿真： 結(jié)果說明， din 的波形極為模擬的類正弦信號 （此為預(yù)先用軟件模擬的溫度信號） ， ADC_DISPLY 的波形即為在 FPGA 控制下的輸出波形，兩者之間符合的很好。 end process。 else add=add。139。 end process。) then current_state=next_state。event and CLK=39。 END PROCESS。 when OTHERS = next_state=st0。 next_state=st4。 THEN ADC_DISPLY=REGL。 ELSIF LOCK=39。039。 end if。 else REGL(7)=39。 if V7=0 then REGL(7)=39。139。039。 end if。 else REGL(5)=39。 if V5=0 then REGL(5)=39。139。039。 end if。 else REGL(3)=39。 if V3=0 then REGL(3)=39。139。039。 end if。 else REGL(1)=39。 if V1=0 then REGL(1)=39。139。039。 END IF。)THEN next_state=st3。 when st2= IF(EOC=39。 buf0=(buf1V1*128)*2。 buf1=(buf2V2*128)*2。 buf2=(buf3V3*128)*2。 buf3=(buf4V4*128)*2。 buf4=(buf5V5*128)*2。 buf5=(buf6V6*128)*2。 buf6=(Dout_intV7*128)*2。 END IF。V6=0。V4=0。V2=0。 then V0=0。event and start=39。 when st1=next_state=st2。 BEGIN PROCESS(start,REGL,current_state,EOC,en,lock,Din,Dout_int,V0,V1,V2,V3,V4,V5,V6,V7,buf0,buf1,buf2,buf3,buf4,buf5,buf6,buf7) BEGIN CASE current_state IS when st0= next_state=st1。 return data_out。 else data_out := 0。 begin data := data_in。 function division(data_in : integer) return integer is variable data : integer range 0 to 255。 signal V0,V1,V2,V3,V4,V5,V6,V7 : integer range 0 to 1:=0。定義標準邏輯矢量信
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