【正文】
號 REGL signal Dout_int : integer range 0 to 255。 實(shí)體描述結(jié)束 architecture behav of ADC0809 is 結(jié)構(gòu)體名為: ADC0809 type states is (st0,st1,st2,st3,st4)。 定義輸入端口 LOCK,start Din : in std_logic_vector(7 downto 0))。 定義輸入端口 ALK,EOC ADC_DISPLY : out std_logic_vector(7 downto 0)。 定義 CLK,EN 為輸入端口 ADDA : in std_logic_vector(2 downto 0)。 程序包的調(diào)用 use 。 Flow Smmary: ADC0809 模塊: library ieee。 end process。 end if。 end if。 elsif t1=01111111 then clk_out=39。 if t1=01111111 THEN clk_out=39。) then t1=t1+1。event and clk=39。 end process。139。139。139。data_out=d(7)。039。139。039。data_out=d(6)。039。139。039。data_out=d(5)。039。139。039。data_out=d(4)。039。139。039。data_out=d(3)。039。139。039。data_out=d(2)。039。139。039。data_out=d(1)。039。139。039。data_out=d(0)。139。 begin add=000。 signal t2:integer range 0 to 1:=0。 architecture behav of CONVERTER is type work_states is (st0,st1,st2,st3,st4,st5,st6,st7)。 LOCK,clk_out:out std_logic)。 add:out std_logic_vector(2 downto 0)。 eoc,oe:out std_logic。 庫和程序包的調(diào)用 entity CONVERTER is 串行轉(zhuǎn)換 ,提供 adc0809工作信號及頻率 port(d:in std_logic_vector(7 downto 0)。 use 。 Flow Smmary: CONVERTER 模塊: library ieee。 end process。 end if。 end if。 else start_out=39。 if q=00010 then start_out=39。139。 process(clk_in) begin if (clk_in39。 clk_out=clk_in。 實(shí)體 conta 描述結(jié)束 architecture behav of conta is 結(jié)構(gòu)體名為 conta signal q:std_logic_vector(4 downto 0):=00000。 定義一個(gè)輸出時(shí)鐘端口 clk start_out:out std_logic)。 定義一個(gè)輸出端口 d clk_in:in std_logic。 定義一個(gè)輸出端口 b 共 8 位 c_in:in std_logic。 庫和程序包的調(diào)用 entity conta is 集線器,將輸入輸出集中到一個(gè)模塊上 ,同時(shí)給 adc0809 啟動(dòng)信號 port(a_in : in std_logic_vector(7 downto 0)。 use 。 Fow Smmay: Conta 模 塊 : library ieee。 end process。 end case。 when others= p=0。 when 39=temp=11101101。 when 37=temp=11000111。 when 35=temp=10100111。 when 33=temp=10001111。129 when