【正文】 t0。 use 。 use 。 128MHz temp:out std_logic_vector(7 downto 0))。 architecture behav of sig is signal p:integer range 0 to 40:=0。event and clk=39。) then p=p+1。19 when 2=temp=00100111。57 when 4=temp=01001010。89 when 6=temp=01100110。113 when 8=temp=01111000。125 when 10=temp=01111111。125 when 12=temp=01111000。 when 14=temp=01100110。 when 16=temp=01001010。 when 18=temp=00100111。 when 20=temp=00000000。237 when 22=temp=11011001。199 when 24=temp=10110110。167 when 26=temp=10011010。143 when 28=temp=10001000。131 when 30=temp=10000001。 when 32=temp=10001000。 when 34=temp=10011010。 when 36=temp=10110110。 when 38=temp=11011001。 when 40=temp=00000000。temp=00000000。 end if。 end behav。 use 。 use 。 定義一個輸入端口 a 共 8 位 b_out : out std_logic_vector(7 downto 0)。 定義一個輸入端口 c d_out:out std_logic。 定義一個輸入時鐘端口 clk clk_out:out std_logic。 定義一個輸出的 start 端口 4MHz end conta。 定義一個標準邏輯矢量信號 q，共有 5 位， 并賦初值 00000 begin b_out=a_in。 d_out=c_in。event and clk_in=39。) then if q11111 then q=q+1。139。039。 else q=00000。 end if。 end behav。 use 。 use 。 clk:in std_logic。 ale:out std_logic。 data_out:out std_logic。 500KHz end CONVERTER。 signal t1:std_logic_vector(7 downto 0)。 signal Current_state,Next_state:work_states:=st0。 process(Current_state,d) begin oe=39。 case Current_state is when st0=Next_state=st1。eoc=39。LOCK=39。ale=39。 when st1=Next_state=st2。eoc=39。LOCK=39。ale=39。 when st2=Next_state=st3。eoc=39。LOCK=39。ale=39。 when st3=Next_state=st4。eoc=39。LOCK=39。ale=39。 when st4=Next_state=st5。eoc=39。LOCK=39。ale=39。 when st5=Next_state=st6。eoc=39。LOCK=39。ale=39。 when st6=Next_state=st7。eoc=39。LOCK=39。ale=39。 when st7=Next_state=st0。eoc=39。LOCK=39。ale=39。 end case。 process(clk) begin if (clk39。139。t2=t2+1。139。039。 if t2=1 then Current_state=Next_state。 end if。 end behav。 打開 IEEE 庫 use 。 程序包的調(diào)用