【正文】 endcase end else i=i。 439。 439。 439。 439。 439。 439。 439。 439。 case(i) 439。h9) begin i=i+439。p[2]amp。h0。p[3]amp。end default i=i。d1。b01:begin if(439。 else i=i。d1) i=i139。 endcase end // always(posedge clk2 ) if(crl) begin case(p[1:0]) 239。 439。 439。 439。 439。 439。 439。 439。 439。 40 case(i) 439。 temp[31:28]=439。hc。temp[27:24]=i。d9)。d5), enp5=enp4amp。d9), enp4=enp3amp。d9), enp3=enp2amp。d9), enp2=enp1amp。 assign enp0=startamp。 counter10 f7(enp4,p[3],clk1,t[19:16])。 counter10 f5(enp2,p[3],clk1,t[11:8])。 39 counter10 f3(enp0,p[3],clk1,t[3:0])。 reg [31:0] temp。 wire enp0,enp1,enp2,enp3,enp4,enp5,cp1,cp2,cp3。 output [31:0] temp。 input start,crl,en,clk1,clk2。 else led[0]=0。c2amp。b0000。b0000。b0001。 839。h54:led[4:1]=439。b0100。 839。h50:led[4:1]=439。~c2amp。c2=0。c2=0。h59: c2=1。h56: c=1。h52, 839。h59) case(t[7:0]) 839。 reg led。 reg c。 input [15:0] t。 endmodule // module radio(rcrl,t,clk1,clk2,led)。end default t1=t1。 else t1[15:12]=t1[15:12]+139。d5) t1[15:12]=439。end 439。 else t1[11:8]=t1[11:8]+139。d9) t1[11:8]=439。end 439。 else t1[7:4]=t1[7:4]+139。d5) t1[7:4]=439。end 439。 else t1[3:0]=t1[3:0]+139。d9) t1[3:0]=439。ad==1) case(adj) 439。end default t1=t1。 else t1[23:20]=t1[23:20]+139。d2) t1[23:20]=439。end 36 439。 else t1[19:16]=t1[19:16]+139。d9) t1[19:16]=439。end 439。 else t1[15:12]=t1[15:12]+139。d5) t1[15:12]=439。end 439。 else t1[11:8]=t1[11:8]+139。d9) t1[11:8]=439。ad==1) case(adj) 439。 reg [23:0] t1。 input [3:0] adj。 endmodule module adjust(clk,ad,switch,adj,t1)。 else led=239。 else cl=0。h59=t)amp。 always(negedge clk) if((t=t1)amp。 reg cl。 output [1:0] led。 input [3:0] p。 //鬧鐘模塊 input switch,set,crl,clk。 out_100Hz = ~out_100Hz。 end else begin t = 3239。d249999)//計數(shù)到 249999 34 begin t = t + 139。 reg [31:0]t。 output out_100Hz。 //頻率為 10HZ end end endmodule module in50MHz_out100Hz(in_50MHz,out_100Hz)。b0。B1。 //use t to count always(posedge in_50MHz) begin if(t 3239。 reg out_10Hz。 33 input in_50MHz。 out_1kHz = ~out_1kHz。 end else begin t = 3239。d24999)//計數(shù)到 24999 begin t = t + 139。 reg [31:0]t。 output out_1kHz。 //頻率為 1HZ 32 end end endmodule //分頻模塊 1KHz module in50MHz_out1kHz(in_50MHz,out_1kHz)。b0。B1。 //use t to count always(posedge in_50MHz) begin if(t 3239。 reg out_1Hz。 input in_50MHz。b1。b0000。//EN=0，暫停計數(shù) else if(q==439。b0000。 31 reg [3:0] q。 input en,ncr,clk。b1。b0000。//EN=0，暫停計數(shù) else if(q==439。b0000。 reg [3:0] q。 input en,ncr,clk。 else q=q+1。b1001) q=439。//ncr=0 時，同步清零 30 else if(~en) q=q。 always(posedge clk ) begin if(ncr) q=439。 output [3:0] q。 endcase end endmodule // (0~9) module counter10(en,ncr,clk,q)。 default segs = 739。d5: segs = 739。b0011001。 439。d3: segs = 739。b0100100。 439。d1: