vhdl程序的基本結(jié)構(gòu)vhdl程序一般由5個(gè)部分組成(參考版)
2025-05-14 19:52本頁面
【正文】 。 SUBTYPE cpu_bus IS STD_LOGIC_VECTOR(k1 DOWNTO 0)。 PACKAGE upac IS CONSTANT k: INTEGER:=4。E n t i t y A E n t i t y B E n t i t y C 電子線路的設(shè)計(jì)與仿真 34 2021/6/15 PACKAGE 程序包首： 程序包首的說明語句可收集多個(gè) VHDL設(shè)計(jì)所需的公共信息，包括數(shù)據(jù)類型說明，信號(hào)說明，子程序說明以及元件說明等。}}程 序 包 首程 序 包 體 電子線路的設(shè)計(jì)與仿真 33 2021/6/15 PACKAGE p a c k a g e P R O J E C T _ P A C K i s c o n s t a n t s d a t a t y p e s c o m p o n e n t s s u b r o u t i n e s e n d P R O J E C T _ P A C K 。 P A C K A G E 程 序 包 名 I S [ 說 明 語 句 ] ；E N D 程 序 包 名 。 電子線路的設(shè)計(jì)與仿真 32 2021/6/15 PACKAGE 已在設(shè)計(jì)實(shí)體中定義的數(shù)據(jù)類型、子程序或數(shù)據(jù)對(duì)象對(duì)于其它的實(shí)體是不可用的，或者說是不可見的。 Architecture rtl of mux4 is Begin End rtl。 END big_count。 END small_count。 ARCHITECTURE count_64k OF counter IS END count_64k。 配置例 ENTITY counter IS END counter。 END 配置名 ?？梢岳门渲谜Z句為實(shí)體指定一個(gè)構(gòu)造體。 子程序調(diào)用語句 過程名（參數(shù)表） 。 END PROCESS [進(jìn)程標(biāo)號(hào) ]。 進(jìn)程語句 [進(jìn)程標(biāo)號(hào) :]PROCESS[敏感信號(hào)表 ][IS] [進(jìn)程語句說明部分 。 END BLOCK 塊標(biāo)號(hào) 。] [塊說明部分 。 塊語句 塊標(biāo)號(hào) :BLOCK[保護(hù)
高考資料相關(guān)推薦
鄂ICP備17016276號(hào)-1