【正文】 。當(dāng)看到實(shí)驗(yàn)板上點(diǎn)陣的各種圖形的時 候，我真正體會到了實(shí)踐的快樂。此外鎖管腳后保存工程，進(jìn)行下載，如果沒有錯誤，當(dāng)再次打開這個工程，可以直接下載，不用再鎖一遍管腳了，發(fā)現(xiàn)這點(diǎn)讓我在做實(shí)驗(yàn)的過程中方便了很多。所以要適時進(jìn)行下載，來判斷是否正確。 可見一定要各個子模塊先通過編譯、仿真成功后，再編譯主程序。 2. 要先將各個模塊分別編譯成功之后，在放進(jìn)總程序中編譯： 實(shí)驗(yàn)中我有過這樣的經(jīng)歷，在編譯主程序時產(chǎn)生了錯誤，修改錯誤的時候在 4個 VHDL文檔中來回的找，非常困難。 開始做實(shí)驗(yàn)的時候我本來采用的是自動切換的方式。 幾點(diǎn)實(shí)驗(yàn)心得與結(jié)論如下： 1. 自頂向下設(shè)計法是一個反復(fù)修改和補(bǔ)充的過程。在這個數(shù)字電路與邏輯設(shè)計實(shí)驗(yàn)報告 15 過程中，有一段時間是挺艱苦的，修改程序存在的種種問題，改了又改。 3) 有低頻時鐘：實(shí)驗(yàn)板上有可調(diào)的低頻時鐘，但由于點(diǎn)陣需要不止一個時鐘，而且要求時間是精確的，所以必須從高頻時鐘中分得所需的時鐘。 3. EMP7128SLC8415實(shí)驗(yàn)板的使用 : 對于此型號的實(shí)驗(yàn)板，有以下幾點(diǎn)注意： 1) 高頻時鐘會有不同，我 所使用的實(shí)驗(yàn)板是 30MHz的，也有 1MHz， 10MHz等型號的。則在下載之前，還要將分頻比改回所要求的原始分頻比，然后直接下載就可以了。 編譯的作用是找出 VHDL語法上的錯誤； 仿真的作用是找出除了語法錯誤以外的、人為產(chǎn)生的錯誤； 在軟件的學(xué)習(xí)過程當(dāng)中，產(chǎn)生了思維定勢，覺得一定是：編譯、仿真、下載的順序。 2) 在建立仿真波形時， end time的設(shè)定不能太長，因?yàn)橛嬎銠C(jī)會“跑不過來”；同時也不能設(shè)的太短，因?yàn)樗褂玫膶?shí)驗(yàn)板具有 15ns的延遲，假設(shè)設(shè)置為 1ns的話，就完全看不到波形。 2. ALTERA Quartus II使用方法總結(jié)： 通過這一個月的實(shí)踐，可以說我對 ALTERA Quartus II已經(jīng)掌握的很熟練了。 數(shù)字電路與邏輯設(shè)計實(shí)驗(yàn)報告 14 【 故障及問題分析】 1. VHDL語法問題總結(jié)： 在編程的過程當(dāng)中出現(xiàn)了一些容易犯的錯誤，現(xiàn)在將它們總結(jié)如下： 1) 進(jìn)程與進(jìn)程之間、進(jìn)程與進(jìn)程外的語句是并行的關(guān)系；進(jìn)程內(nèi)部才是串行的關(guān)系； 2) 不同的進(jìn)程可以對同一個信號敏感，但是不同的進(jìn)程不能修改同一個信號； 3) 實(shí)體的輸出信號不能直接作為一個進(jìn)程的敏感信號，如果需要的話，可以將這個輸出信號賦值給臨時信號，再用臨時信號作為進(jìn)程的敏感信號。 end process。 m_lie = mlie。 else mode=00。 end if。 else mode=mode+1。139。 then if( fd_scan(7)39。 elsif auto=39。039。039。 process(clk,reset,m_mode,mhang,mlie,auto,re,fd_scan) begin re = reset 。 d_d:dianzhen port map( d_mode = mode, d_scan = fd_scan, d_lie = mlie, d_hang = mhang )。 signal re: std_logic。 signal fd_scan: std_logic_vector(7 downto 0)。 signal mode: std_logic_vector(1 downto 0):=00。 d_lie: out std_logic_vector(7 downto 0))。 d_scan: in std_logic_vector(7 downto 0)。 end ponent。 c_in: in std_logic_vector(9 downto 0)。 end ponent。 f_reset: in std_logic。 end main。 m_lie:out std_logic_vector(7 downto 0)。 auto : in std_logic。 entity main is port ( clk: in std_logic。 use 。 end d。 d_hang=hang。 end if。hang=11111110。hang=11111101。hang=11111011。hang=11110111。hang=11101111。hang=11011111。hang=10111111。hang=01111111。hang=11111110。hang=11111101。hang=11111011。hang=11110111。hang=11101111。hang=11011111。hang=10111111。hang=01111111。hang=11111110。hang=11111101。hang=11111011。hang=11110111。hang=11101111。hang=11011111。hang=10111111。hang=01111111。hang=11111110。hang=11111101。hang=11111011。hang=11110111。hang=11101111。hang=11011111。hang=10111111。hang=01111111。hang=11111110。hang=11111101。hang=11111011。hang=11110111。hang=11101111。hang=11011111。hang=10111111。hang=01111111。hang=11111110。hang=11111101。hang=11111011。hang=11110111。hang=11101111。hang=11011111。hang=10111111。hang=01111111。hang=11111110。hang=11111101。hang=11111011。hang=11110111。hang=11101111。hang=11011111。hang=10111111。hang=01111111。hang=11111110。hang=11111101。hang=11111011。hang=11110111。hang=11101111。hang=11011111。hang=10111111。hang=01111111。 end case。 when others= hang=11111111。 when 1000=hang=11111111。 when 0111=hang=11100111。 when 0110=hang=11000011。 when 0101=hang=10000001。 when 0100=hang=00000000。 when 0011=hang=01111110。 when 0010=hang=10111101。 when 0001=hang=11011011。 elsif d_mode=10 then case d_scan(6 downto 3) is when 0000=hang=11100111。lie=00000000。lie=00000000。lie=01111110。lie=00000100。lie=00001000。lie=00010000。lie=00100000。lie=01111110。N39。lie=00000000。lie=00000000。lie=00000000。lie=01111111。l