led點(diǎn)陣動(dòng)畫顯示控制的vhdl程序?qū)崿F(xiàn)(參考版)
2025-07-10 11:56本頁(yè)面
【正文】 懇請(qǐng)閱讀此篇論文的老師、同學(xué)，多予指正，不勝感激！ 參考文獻(xiàn)：[1] :科學(xué)出版社,2006[2] :國(guó)防工業(yè)出版社,2004[3] :機(jī)械工業(yè)出版社,2002[4] :上海大學(xué)出版社,2000[5] ：西安電子科技大學(xué)出版社，2002[6] ，：中國(guó)電力出版社，2007[7] ：電子工業(yè)出版社，2002[8] ：電子工業(yè)出版社，2002[9] （EDA）：成都電子科技大學(xué)出版社，2000[10] ：清華大學(xué)出版社，2000[11] ．清華大學(xué)出版社，2005年10月．1[12] ．模擬電子技術(shù)基礎(chǔ)．清華大學(xué)，2006年5月．4[13] ．北京，1998年12月．150。我將銘記我曾是一名中南林業(yè)科技大學(xué)涉外學(xué)子，在今后的工作中把學(xué)校的優(yōu)良傳統(tǒng)發(fā)揚(yáng)光大。同時(shí)我還要感謝在我學(xué)習(xí)期間給我極大關(guān)心和支持的各位老師以及關(guān)心我的同學(xué)和朋友。在大學(xué)階段，我在學(xué)習(xí)上和思想上都受益匪淺，這除了自身的努力外，與各位老師、同學(xué)和朋友的關(guān)心、支持和鼓勵(lì)是分不開的。在以后的工作道路上，我也會(huì)更加關(guān)注這方面的知識(shí)，來(lái)不斷完善自己的專業(yè)知識(shí)，一步一步的提高自己的動(dòng)手能力。 本著此設(shè)計(jì)的背景：基于可編程FPGA器件進(jìn)行系統(tǒng)芯片集成的新設(shè)計(jì)方法，正在快速地替代基于PCB板的傳統(tǒng)設(shè)計(jì)方式（使用單片機(jī)、存儲(chǔ)器和控制邏輯電路來(lái)進(jìn)行PCB板級(jí)的系統(tǒng)集成）。提高是有限的但提高也是全面的，正是這么一次設(shè)計(jì)讓我積累了無(wú)數(shù)實(shí)際經(jīng)驗(yàn)，使我的頭腦更好的被知識(shí)武裝了起來(lái)，也必然會(huì)讓我在未來(lái)的工作學(xué)習(xí)中表現(xiàn)出更高的的應(yīng)變能力，更強(qiáng)的溝通力和理解力。和老師的溝通交流更使我從經(jīng)濟(jì)以及條件方面的因素對(duì)設(shè)計(jì)有了新的認(rèn)識(shí)也對(duì)自己提出了新的要求。雖然畢業(yè)論文內(nèi)容繁多，過程繁瑣但我的收獲更加豐富。畢業(yè)論文是本科階段一次非常難得的理論與實(shí)際相結(jié)合的機(jī)會(huì)，通過這次比較完整的論文設(shè)計(jì)，我擺脫了單純的理論知識(shí)學(xué)習(xí)狀態(tài)，和實(shí)際設(shè)計(jì)的結(jié)合鍛煉了我的綜合運(yùn)用所學(xué)的專業(yè)基礎(chǔ)知識(shí)，解決實(shí)際問題的能力，同時(shí)也提高了查閱文獻(xiàn)資料、設(shè)計(jì)手冊(cè)、設(shè)計(jì)規(guī)范以及電腦編程的能力，而且通過對(duì)局部的取舍，以及對(duì)細(xì)節(jié)的斟酌處理，都使我的能力得到了一定程度的鍛煉，經(jīng)驗(yàn)得到了豐富，并且意志品質(zhì)力，抗壓能力及耐力也都得到了不同程度的提升。結(jié) 論經(jīng)過這段時(shí)間的努力，我的畢業(yè)論文終于完成并定稿。程序調(diào)試一定要細(xì)心，一定要有耐心，只有這樣才能取得最后的成功。選擇第一項(xiàng)可以打開ledarray工程的RTL電路圖。選中Tools菜單中的Netlist 項(xiàng)，在出現(xiàn)的下拉菜單中有三個(gè)選項(xiàng)：RTL viewer,即HDL的RTL級(jí)圖形觀察器。simulation report ?，F(xiàn)在所有設(shè)置進(jìn)行完畢，在菜單processing項(xiàng)下選擇start simulation，直到出現(xiàn)simulation was successful，仿真結(jié)束 。 毛刺檢測(cè)Glitch detection 為1ns 寬度。選擇菜單Assignment中的Settings，在Settings窗口下選擇Simulator，在右側(cè)的simulation mode項(xiàng)下選擇timing，即選擇時(shí)序仿真。設(shè)置clk的時(shí)鐘周期為2us，占空比為50%。設(shè)置仿真時(shí)間為50us,。此欄的右邊是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時(shí)序分析等。選擇Processing菜單中start pilation，在窗口的下方processing欄中顯示編譯信息。在Unused pins項(xiàng)，將目標(biāo)器件閑置引腳狀態(tài)設(shè)置高阻態(tài)，即選擇As input,tristated。 選擇配置器件工作方式在configuration項(xiàng)中，其下方的Generate pressed bitstreams處打勾，這樣就能產(chǎn)生用于EPCS的POF壓縮配置文件。pin options窗口。 選擇目標(biāo)器件（2）選擇工作方式，編程方式，及閑置引腳狀態(tài)單擊上圖中的deviceamp。用assignmemts224。ledarray。 調(diào)試、仿真與體會(huì) 創(chuàng)建工程在Quartus II 中新建一個(gè)VHDL File文件，將vhdl代碼輸入這個(gè)文件，并保存到工作目錄。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。目前Altera已經(jīng)停止了對(duì)Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。5 系統(tǒng)
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