vhdl程序的基本結(jié)構(gòu)vhdl程序一般由5個(gè)部分組成-文庫吧在線文庫
【正文】 counter IS FOR count_64K END FOR。P A C K A G E B O D Y 程 序 包 名 I S [ 說 明 語 句 ] ；E N D 程 序 包 名 。 END upac。 程序包可以只由程序包首組成。 現(xiàn)場(chǎng)演示 4比特可逆計(jì)數(shù)器 端口方向說明 方向定義 含 義 IN 輸入 OUT 輸出 INOUT 雙向 BUFFER 具有讀功能的輸出模塊 只寫 ,可有多個(gè)驅(qū)動(dòng) 可讀、可寫 可讀寫 ,僅 1個(gè)驅(qū)動(dòng) 只讀 在實(shí)際的數(shù)字集成電路中， IN相當(dāng)于只可輸入的引腳，OUT相當(dāng)于只可輸出的引腳， BUFFER相當(dāng)于帶輸出緩沖器并可回讀的引腳， INOUT相當(dāng)于雙向引腳。 ARCHITECTURE count_255 OF counter IS END count_255。 敏感信號(hào)表列出進(jìn)程對(duì)其敏感的所有信號(hào)，每當(dāng)其中的一個(gè)或多個(gè)信號(hào)發(fā)生變化時(shí)，就會(huì)啟動(dòng)進(jìn)程的執(zhí)行；進(jìn)程語句說明部分對(duì)該進(jìn)程要用到的變量、子程序等進(jìn)行說明；進(jìn)程語句部分對(duì)該進(jìn)程的功能進(jìn)行描述，進(jìn)程語句部分的語句是順序執(zhí)行的，和書寫順序有關(guān)。] [端口子句 。 End [architecture]構(gòu)造體名 。 …)。] [實(shí)體語句部分 。 Use 庫名 .程序包名 .項(xiàng)目名 。 常用庫及其程序包 IEEE: IEEE認(rèn)可的標(biāo)準(zhǔn)庫 std_logic_1164:定義了 std_logic, std_logic_vector, std_ulogic, std_ulogic_vector 等數(shù)據(jù)類型 VHDL 程序的基本結(jié)構(gòu) VHDL程序一般由 5個(gè)部分組成： ? Library（庫） ? Package（程序包） ? Entity（實(shí)體） ? Architecture（構(gòu)造體） ? Configuration（配置） 設(shè)計(jì)實(shí)體 實(shí)體說明 構(gòu)造體 設(shè)計(jì)實(shí)體的組成 設(shè)計(jì)實(shí)體 實(shí)體說明 構(gòu)造體 1 有多個(gè)構(gòu)造體的設(shè)計(jì)實(shí)體的組成 構(gòu)造體 2 構(gòu)造體 n …… 配
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