vhdl程序的基本結(jié)構(gòu)vhdl程序一般由5個(gè)部分組成-文庫吧資料
2025-05-18 19:52本頁面
【正文】 表達(dá)式 ] [類屬子句 。 條件信號賦值語句 目標(biāo)信號 = 表達(dá)式 1 when 條件 1 else 表達(dá)式 2 when 條件 2 else …… 表達(dá)式 n1 when 條件 n1 else 表達(dá)式 n。 有 5種類型的功能描述語句： 信號賦值語句 、 塊語句 、 進(jìn)程語句 、 子程序調(diào)用語句 、元件例化語句。 構(gòu)造體－ 構(gòu)造體說明語句 定義本構(gòu)造體內(nèi)部使用的信號、常數(shù)、數(shù)據(jù)類型 和函數(shù) 因?yàn)樗鼈儍H限于內(nèi)部使用，所以沒有也不需要有 方向的說明 構(gòu)造體－ 功能描述語句 具體描述構(gòu)造體的行為和結(jié)構(gòu)。] Begin 功能描述語句 。只能由并行斷言語句、并行過程調(diào)用語句、被動(dòng)進(jìn)程語句組成，且不能在語句中給信號賦值。 實(shí)體說明 實(shí)體說明部分 用于定義設(shè)計(jì)實(shí)體接口中的公共信息，如定 義新的數(shù)據(jù)類型和常量等 例 :定義新的數(shù)據(jù)類型 color Type color is array (6 downto 0) of std_logic。 模式 : in, out, inout, buffer Inout和 buffer都是雙向端口，但 buffer只能有一個(gè)驅(qū)動(dòng)源 例 : Port (a, b: in bit。 實(shí)體說明 端口說明 端口為設(shè)計(jì)實(shí)體和外部環(huán)境通訊的 動(dòng)態(tài)通信 提供通道 port ([signal]端口名 :[模式 ]子類型標(biāo)識(shí) [:=靜態(tài)表達(dá)式 ]。 …)。 實(shí)體說明 類屬說明 類屬為設(shè)計(jì)實(shí)體和外部環(huán)境通訊的 靜態(tài)通信 提供通道。] End [entity]實(shí)體名 。] [實(shí)體說明部分 。 常用庫及其程序包 IEEE: IEEE認(rèn)可的標(biāo)準(zhǔn)庫 std_logic_1164:定義了 std_logic, std_logic_vector, std_ulogic, std_ulogic_vector 等數(shù)據(jù)類型 VHDL 程序的基
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