【正文】 經(jīng)過試驗證實 早期的預取請求 很可能是無效的。從而能夠動態(tài)實現(xiàn)對于預取訪存請求的優(yōu)先級調(diào)度，使準確的預取訪存能具有較高優(yōu)先級，也使行命中的訪存請求盡快得到處理。通過 閥值 來區(qū)分 關(guān)鍵請求 和 非關(guān)鍵請求 。 ：這個計數(shù)器記錄核送出的預取請求總數(shù)。 a d d r e s sT o D R A M 圖 2 14 PADC 結(jié)構(gòu) 14 PADC Structure APS 和 APD 都是通過衡量多核系統(tǒng)中每個核的預取準確率來工作。對于片外主存，也有預取相關(guān)方面的研究。 RPT 通過 PC 尋址，當存儲器指令 i 第一次執(zhí)行的時候， RPT 將其狀態(tài)設(shè)置為初始態(tài)，意味著不會對這條指令進行預取。 k++) a[i][j] += b[i][k] * c[k][j]。 i++) for(j=0。在 a2 訪問之后， a3 訪問之前，先計算預測地址 A3 = a2 +δ ， 若 A3 與實際訪問地址 a3 相等，則繼續(xù)以該模式進行預測，直至 An≠ an。然而在實際應用中，所需的數(shù)據(jù)往往是跨越式的，如圖 212 給出的程序片斷中對 C[k][j]的訪問。當訪問塊 A 產(chǎn)生 Cache 缺失，會自動對 A+1 預取 ， 如果 A+1 己經(jīng)在 Cache 中，則無訪問動作。 最簡單的連續(xù)預取方案是 OBL（ One Block Lookahead），即當訪問塊 A 的時候，開始預取塊 A+1。而且，在編譯時對延時的估計是不精確的，有很多因素是程序動態(tài)運行時才能確定的。 j100。 j++) a[i][j] = b[j][0] * b[j+1][0]。因為預取指令/*未加預取指令前 */ for(i=0。軟件預取是指在編譯 階段 由編譯器加入預取指令，提前將下一級存儲器中的數(shù) 據(jù)取回。 數(shù)據(jù)預取是用來解決局部性不足的訪存模式，在數(shù)據(jù)將要使用前將其由 片外存儲器取回 Cache，保證處理器可以無停頓的執(zhí)行。刷新操作對于一行中所有存儲體進行，無需列地址。執(zhí)行預充電命令需要指定Bank 地址或者利用 A10 指定為預充電所有的 Bank。在執(zhí)行讀寫操作時需要指定列地址，寫命令還需要將寫入的數(shù)據(jù)放在 DQ 總線上準備寫入。在突發(fā)傳輸模式的時候，也會相應的插入空操作指令。具體的突發(fā)長度和芯片設(shè)計的行內(nèi)列的數(shù)量有關(guān)。于是產(chǎn)生了突發(fā)傳輸技術(shù)，制定起始地址和突發(fā)長度， SDRAM 會依次對后面相應數(shù)量的存儲單元進行讀寫操作，而不再需要提供列地址。 圖 2 9 CL=3 時序圖 9 Timing Diagram of CL=3 突發(fā)（ Burst）是在同一行中相鄰存儲單元連續(xù)進行讀寫的數(shù)據(jù)傳輸方式，連續(xù)傳輸?shù)臄?shù)據(jù)量就是突發(fā)長度（ Burst Length）。 在 CAS 發(fā)出請求后，需要經(jīng)過一定的時間才能將數(shù)據(jù)輸出。這是根據(jù)芯片存儲陣列響應時間制定的延遲。由于地址線是公用的，所以要通過拉低 CAS（ Column Address Strobe，列地址選通脈沖） 對行列地址的尋址進行區(qū)分。 圖 2 6 行有效時序圖 6 Row Effective Timing Diagram 打開某一行之后，可以對列地址進行尋址。 如圖 26 所示， 片選和 Bank 選定的同時， RAS（ Row Address Strobe，行地址選通脈沖）處于低電平有效狀態(tài)。初始化過程包括將所有的 Bank 預充電 、 刷新 以及模式寄存器的設(shè)置。存儲體分為多個組，各組可同時獨立工作。也就是 SDRAM 的地址信號、數(shù)據(jù)信號和控制信號都是上升沿驅(qū)動的。行地址與列地址分時復用，有效減少了地址線數(shù)量，提高硬件效率。由于成本控制以及技術(shù)工藝等原因， SDRAM 不能做成一個 Bank 的結(jié)構(gòu)，而且由于 SDRAM 工作原理限制，單一的 Bank 會造成嚴重的尋址沖突，降低內(nèi)存效率。同步是指存 儲器的時鐘頻率與總線頻率相同 ，并且內(nèi)部的控制命令和數(shù)據(jù)傳輸都已該時鐘為基準。但不可避免的存在漏電流，這樣存儲信息只能保持較短的時間，通常是若干毫秒。 單管型 DRAM 單元結(jié)構(gòu) [28]如圖 24 所示，由一個晶體管 T 和一個電容 CS構(gòu)成 CD是數(shù)據(jù)線上的分布電容，行選通線連接三極管的柵極。 上海交通大學碩士學位論文 10 SDRAM 單元概述 動態(tài)存儲器 （ DRAM） 的基本存儲電路以電荷 形式存儲信息，電荷存儲在 MOS電容上。與此同時，分布式的結(jié)構(gòu)對于 VLIW 流水線產(chǎn)生的寄存器讀寫控制信號的寄存和分配 也產(chǎn)生了難度。但是在大規(guī)模的簇狀陣列處理器中，這樣的取舍是值得的。以上所說的面積都是針對單個運算簇（ Cluster）而言。當讀寫端口較多時可以將 h 和 w 忽略，大致認為寄存器文件的面積與 p2R 成正比 ，其中 R 為總共寄存器數(shù)量， p 為總端口數(shù)。這就要求合理有效的組織本地寄存器文件。 寄 存 器L 1 C a c h e字地 址P r o c e s s o r地 址 C a c h e 塊L 2 C a c h e數(shù) 據(jù) 總 線地 址 總 線M a i n M e m o r y 圖 2 1 存儲層次結(jié)構(gòu) 1Hierarchical Memory Structure 集中式與 分布式寄存器 層次化的存儲結(jié)構(gòu) 有利于合理化的將存儲系統(tǒng)進行分配。為此將存儲系統(tǒng)進行分層次劃分形成存儲層次結(jié)構(gòu)。一般片外存儲器的工作頻率與總線頻率一致。 DRAM 存儲單元較為簡單，占用的面積比 SRAM 要小，因此上海交通大學碩士學位論文 7 成本較低。 RAM 分為靜態(tài)（ SRAM）和動態(tài)（ DRAM）兩類。 只讀存儲器只能進行讀操作，不可以寫入，存儲的數(shù)據(jù)永久不可改變。 存儲器最小的單位是一個雙穩(wěn)態(tài)半導體電路或一個 CMOS 晶體管或磁性材料存儲元。 其中片外 SDRAM 訪存開銷最大，每次訪問片外存儲器都要占用許多訪存周期，且 SDRAM 工作頻率相對片上較低。 隨著簇狀陣列式處理器結(jié)構(gòu)以及超長指令字（ Very Long Instruction Word，以 下簡稱 VLIW）結(jié)構(gòu)的出現(xiàn)，處理器內(nèi)部的寄存器也由原來的集中式結(jié)構(gòu)向分布式的結(jié)構(gòu)發(fā)展。 上海交通大學碩士學位論文 6 第二章 存儲系統(tǒng)與預取技術(shù) 隨著處理器速度不斷提升，存儲器的速度越發(fā)跟不上 處理器速度的高速發(fā)展。 第四章介紹了簇狀高性能數(shù)字信號處理器的存儲系統(tǒng)，著重介紹了針對片外帶寬不足提出的設(shè)計方案，包括預取高性能緩沖存儲系統(tǒng)，片外 SDRAM 控制器以及異步時鐘域數(shù)據(jù)交互解決方案。為進一步的設(shè)計工作做好準備。 論文的章節(jié)安排 本文總共分為 六章。 上海交通大學碩士學位論文 5 本課題研究的 主 要內(nèi)容包括高性能數(shù)字信號處理器分布式寄存器寫回設(shè)計、片上預取 緩沖存儲系統(tǒng) 以及片外 SDRAM 控制器的研究與設(shè)計。 研究目標與 主要內(nèi)容 本課題的研究目標是針對 高性能數(shù)字信號處理 應用， 對簇狀高性能數(shù)字信號處理器的控制和存取提出合理的設(shè)計方案。 預取不僅僅與高速緩存密切相關(guān)，與外部存儲器（ SDRAM）也密不可分。通過動態(tài)的篩選，可以有效地保證硬件或者軟件預取策略的有效性。為了減少不必要的預取并且降低預取功耗，越來越多的研究者開始關(guān)注預取準確性的問題。 與此同時，不正確的預取導致存儲器載入無效的 Cache 塊，造成 Cache 污染并增加存儲器訪問帶寬。系統(tǒng)中存儲器訪問時間是變化的，由于這些不確定性造成編譯器無法準確預知并在 最準確的時上海交通大學碩士學位論文 4 機插入指令。許多著名的處理器開始支持預取指令，其中包括 HPPA8000[13]， PowerPC[14]等。 其中高速緩存用來改善主存儲器與處理器速度匹配問題。 預取技術(shù) 研究現(xiàn)狀 存儲系 統(tǒng)是指計算機中存放指令和數(shù)據(jù)的各種存儲設(shè)備、控制器以及調(diào)度硬件和算法所組成的系統(tǒng)。 VIRAM 針對處理器性能不斷增強，對于存儲系統(tǒng)的帶寬和延遲要求提高的問題。 MIT 大學的 RAW[11]體系結(jié)構(gòu)是 Tile 體系結(jié)構(gòu)的典型代表，一個 RAW 處理器由 16 個可編程的 Tile 組成。針上海交通大學碩士學位論文 3 對現(xiàn)代 VLSI 工藝條件下片外通信開銷大，片內(nèi)運算開銷小的特點 ，目標是通過開發(fā)符合流應用特點的處理方式和三級帶寬存儲減少片外訪存，充分利用片內(nèi)運算能力。同時數(shù)字信號處理器的應用范圍也越來越廣泛。 為了解決上述問題，越來越多的研究者將目光轉(zhuǎn)向了數(shù)據(jù)預取技術(shù) [5]。程序訪問的時間局部性是指最近被訪問的數(shù)據(jù)或指令很快又將被訪問的特性。處理器對于存儲器的訪問采用的是按需取 (DemandFetch)策略，即處理器發(fā)出一條 LOAD 指令，通過一系列的操作將數(shù)據(jù)從高速緩存 (Cache)中取出。 與此同時， 現(xiàn)代處理器速度的 高 速發(fā)展和存儲器速度的 相對較低 速發(fā)展導致處理器需要花費大量時間等待存儲器數(shù)據(jù)的返回，這就是存儲墻問題 [1]。 49 上海交通大學碩士學位論文 1 第一章 緒論 課題研究背景 高性能 數(shù)字信號 處理器，特別是多發(fā)射的處理器對于數(shù)據(jù)量 需求 不斷增加。 48 表 5 7 二維 DCT 算法訪存周期數(shù) 47 表 5 5 FIR 濾波算法訪存周期數(shù) 18 圖 2 15 PADC 的存儲器開銷 17 圖 2 14 PADC 結(jié)構(gòu) 50 上海交通大學碩士學位論文 IX 表 錄 圖 2 12 一個跨步預取的程序段 48 圖 5 6 實系數(shù)矩陣乘法算法訪存周期數(shù) 35 圖 4 7 SDRAM 控制狀態(tài)機 26 圖 3 6 寫回控制的實現(xiàn)結(jié)構(gòu)圖 23 圖 3 4 MUL 模塊結(jié)構(gòu)圖 51 主要工作與創(chuàng)新點 45 預取存儲系統(tǒng)性能 41 二維離散余弦變換 40 FIR 濾波 28 第四章 預取存儲系統(tǒng)設(shè)計 20 簇狀運算陣列結(jié)構(gòu) 17 本章小結(jié) 9 SDRAM 單元概述