【正文】 碩士學位論文 V 分處理通道流水線結構 29 片上預取緩沖存儲系統(tǒng) 30 整體結構 31 預取策略 32 狀態(tài)轉換圖 34 整體結構 34 控制器設計 39 第五章 算法映射與性能分析 43 性能評估分析 50 第六章 結束語 51 后續(xù)研究工作 52 附錄 1 致 謝 55 攻讀碩士學位期間已發(fā)表或錄用的論文 56 上海交通大學碩士學位論文 VII 圖 錄 圖 1 1 處理器和存儲器的速度差異 [33] 1 圖 1 2 IMAGINE 流處理器結 構 [6] 8 圖 2 3 寄存器單元原理圖與版圖 15 圖 3 3 ALU 模塊結構 24 圖 3 5 VLIW 處理器流水線 27 圖 3 7 寫回信息緩存結構圖 33 圖 4 5 SDRAM 控制器系統(tǒng)框圖 36 圖 4 8 模式寄存器定義 49 圖 5 8 FFT 算法訪存周期數(shù) 44 圖 5 3 SDRAM 芯片內部結構 46 表 5 4 預取存儲系統(tǒng)綜合結果 49 表 5 8 FFT 算法訪存周期數(shù) 隨著運算單元的發(fā)展，核內寄存器的結構也出現(xiàn)了新的變化。 圖 1 1 處理器和存儲器的速度差異 [2] 1 Development Difference between Processor and Memory 為了緩和存儲器和處理器速度嚴重不 平衡 造成的程序執(zhí)行時間的增長，人們提出了高速緩存 (Cache)技術 [34]。 為了減少 Cache 的缺失，及時地向處理器提供所需的數(shù)據(jù)，保證流水線始終處于高速運行狀態(tài)，有 兩個趨勢一直是存儲系統(tǒng)發(fā)展的主旋律，一是采用更大的Cache 容量，以包含盡可能多的指令和數(shù)據(jù)；二是采用多層次的 Cache 策略，形上海交通大學碩士學位論文 2 成梯次化的存儲體系結構。無論是采用大容量的 Cache，還是采用多層次的 Cache 體系結構，目的都是為了減少或隱藏存儲器的訪問時間，將處理器的運算與訪存重疊 ，并保證流水線不斷。通過數(shù)據(jù)的預取來降低存儲器訪問的延遲時間，進而獲得更大的處理器性能。具有精確、靈活、抗干擾能力強和可靠性好等特點。 在 Imagine 中實現(xiàn)了數(shù)據(jù)級并行、指令并行以及任務級并行。 RAW 通過采用線程級并行靜態(tài)分配任務給片內Tile 來獲得高的運算性能。 VIRAM 可以像使用主存一樣使用片上 DRAM，通過使用延遲流水線隱藏訪問 DRAM 的延遲。 因此在計算機結構中必須有速度由慢到快、存儲容量由大到小的多層次存儲器。目前的數(shù)據(jù)預取技術可以分為 兩類：軟件預取和 硬件預取。預取的指令可以通過程序員手工添加，也可以通過編譯器編譯產生。 硬件預取不需要預取指令，因此對于編譯器沒有額外的開銷。 其中較為典型的有 Chen和 Baer 提出的 Lookahead 預取 [15]和基 于 RPT 的預取 [16]、 Joseph 和 Grunwald 提出的基于 Markov 模型預取 [17]?；跉v史信息的預取污染過濾器動態(tài)的決定每一個預取的有效性。主要是基于軟件編譯器層面的優(yōu)化，并非所有的 load 指令都會驅動預取，因此在編譯階段將訪存指令進行區(qū)分，對于循環(huán)內得指令或者遞歸函數(shù)的訪存認為關鍵訪問，其他情況視為非關鍵訪問。對于預取和正常訪存進行動態(tài)調度，提高有效預取的訪存優(yōu)先級同時過濾掉無效預取的訪存請求。針對運算簇共享的片外存儲器， 著重利用預取方法解決存儲器與處理器速度不匹配的存儲墻問題。 片外存儲控制器采用批量訪問模式，相對單個數(shù)據(jù)訪存大大提高訪問效率。 第二章 概述了一些相關知識，首先研究 數(shù)字信號處理器存儲系統(tǒng)結構， 分析了集中式和分布式寄存器文件特點， 著重介紹了片外 SDRAM 技術的發(fā)展和特點，研究 SDRAM 控制器的基本特征。首先介紹了項目的整體結 構，著重分析了簇狀運算陣列的整體結構和各個功能單元作用以及控制方式。對于分布式寄存器文件對比其與集中式寄存器文件的面積與功耗性能，對于預取存儲系 統(tǒng)針對不同應用分析 對比 其在 訪存效率相對于傳統(tǒng)非預取存儲系統(tǒng)的優(yōu)勢。 每一級的存儲器使用的存儲介質也不相同。與此同時 為了提高訪問外部存儲器的效率，預取技術得到廣泛關注。 存儲器的分類 存 儲器是計算機系統(tǒng)中的記憶設備，根據(jù)控制器指定的位置存入和讀取信息。 主存儲器大都采用半導體芯片的結構。 隨機訪問存儲器既能讀取數(shù)據(jù)也能寫入數(shù)據(jù)，通過電信號完成讀寫操作。因為電容會漏電，所以動態(tài)隨機存儲器需要刷新來保持數(shù)據(jù)存儲。對于存儲系統(tǒng)而言，高速緩存通常采用SRAM 作為存儲介質以實現(xiàn)更快的速度，一般高速緩存的頻率與內核頻率一致。在多媒體處理以及科學運算等復雜數(shù)字信號處理應用背景下，對于存儲數(shù)據(jù)量提出了更高的要求。遠離處理器的存儲器速度越慢容量越大。同時 單指令 多數(shù)據(jù)（ SIMD）的執(zhí)行方式用單條指令同時廣播給多個運算單元執(zhí)行相同的任務。如圖 22 所示， SIMD 運算簇的本地寄存器文件可以分為集中 式和分布式兩種結構。在分布式 寄存器文件 結構 中，每個 ALU 的輸入都有專享的寄存器文件，這些分布的寄存器文件通過 2(N/C)*(N/C)的互聯(lián)交叉開關聯(lián)系在一起。 分布式寄存器文件的結構以額外的互聯(lián)交叉開關為代價，降低了面積和功耗。原本集中式寄存器文件只需通過多個讀寫端口 直接通過讀寫地址進行操作。 SDRAM基本原理 片上的存儲器具有較高的效率和速度，然而對于大批量密集運算，大容量的存儲設備必不可少。根據(jù)使用的三極管數(shù)量不同，有單管型、三管型、四管型和六管型。讀操作時行選通線置 1，存儲在 CS上的電荷 通過晶體管 T 輸出到數(shù)據(jù)線上。 同步動態(tài)隨機存儲器（ SDRAM）是 DRAM 中應用最為廣泛的高容量高速存儲器。訪問時先打開一個行（ Row），再指定一個列（ Colum），就可以找到指定的單元格，這是芯片內部尋址的基本原理。實際尋址過程中，先確定 Bank 然后在 Bank 中進行相應的行地址與列地址的尋址。一般比較常見的有 32bit、 64bit 等。在 SDRAM 的相應過程中比如行列地址選擇、地址譯碼等，控制器可以照常進行其他任務不單純等待。 SDRAM 內部有一個邏輯控制單元，還有一個模式寄存器為其提供參數(shù)。 初始化完成后若想要對 Bank 中的陣列進行讀寫，需要先通過激活命令（ Active）讓某一行出于激活狀態(tài)。一般 SDRAM地址線為 12 位，總共可以表示 212=4096 行。列地址的尋址與讀寫命令同時發(fā)出。 圖 2 7 列有效時序圖 7 Column Effective Timing Diagram 由于 SDRAM 芯片的特性，行有 效和列有效之間必須有一段間隔。如圖 28 所示， tRCD上海交通大學碩士學位論文 13 為 3 時延遲三個時鐘周期。 CL 廣義上也是時鐘周期數(shù) ，與讀操作更為相關。實際應用過程中，對于 SDRAM 的訪問往往是批量進行 。 上海交通大學碩士學位論文 14 圖 2 10 突 發(fā)傳輸模式 10 Burst Transfer Mode 突發(fā)長度的設定是在芯片的模式寄存器內設定，常見的有 8 和全頁。 SDRAM 控制器基本功能 SDRAM 控制器的功能是控制 SDRAM 進行讀寫操作，其中包括空操作（ NOP）、 載入模式寄存 器（ Load Mode Register）、 激活（ Active）、讀操作（ Read）、寫操作（ Write）、突發(fā)操作（ Burst Terminate）、預充電（ Precharge） 和 刷新（ Refresh）。包括定義突發(fā)長度，突發(fā)模式， CAS Latency 等。 預充電命令與激 活命令相反，用以關閉行操作。刷新不需要外部提供行地址信息，這是一個內部的自動操作。 雖然這樣的刷新會對性 能造成影響，但是對于 SDRAM來說是不可或缺的。將數(shù)據(jù)預先從片外存儲器取到片上高速緩存中，可有效增加Cache 命中率，減少訪問主存的開銷。并且必須使額外的預取指令開銷不能超過預取所能帶來的效益，否則得不償失。 i++) for(j=0。 i3。 } 上海交通大學碩士學位論文 16 插入過晚可能會導致不能充分隱藏訪存延遲 。但是由于只是基于訪存的歷史信息，硬件預取會取回大量無用的 Cache 塊，占用訪存帶寬，還會導致嚴重的 Cache 污染問 題。 Smith 將這些方案概括為兩種： PrefetchonMiss 算法 [30]和 Tagged Prefetch 算法。在上述兩種情況下， A+1 塊都會取入 Cache 中。 圖 2 12 一個跨步預取的程序段 12 Step Based Prefetch Code Chen 和 Baer 提出一種基于 RPT 的硬件預取方案 [16]。然而將程序float a[100][100], b[100][100], c[100][100] …… for(i=0。 j++) for(k=0。 因此 設計了一個訪問預測表(Reference Prediction Table, RPT)， 專門記錄最近的訪存指令信息， RPT 的組織結構如圖 213 所示。 圖 2 13 RPT 的組織結構圖 13 RPT Structure 預取相關的主存控制器 預取是高速緩存通過某種預測手法，將 SDRAM 中的數(shù)據(jù)預先拿到高速緩存中。包括兩個組成部分：自適應預取調度（ APS）和自適應預取舍棄（ APD）。通過在一段時間在特定核上運行一個應用來衡量預取準確性。 ：寄存器存儲每個時間段的預取準確性。自適應預取調度包括： 具有更高優(yōu)先級 比 行沖突請求 具有更高優(yōu)先級 預取準確性的 核產生的 常規(guī)訪存請求 具有更高的優(yōu)先級。 APS 雖然能夠通過區(qū)分預取的準確性改變優(yōu)先級，但是無效的預取還是會造成帶寬損耗和 Cache 污染等