【正文】 存信息寫回存儲陣列中。 空操作是在 SDRAM 沒有指令的時候采取的一種操作，避免重復(fù)上一條指令。如果要連續(xù)讀寫就是要對當(dāng)前存儲單元下一個單元進(jìn)行尋址，需要不斷發(fā)送列地址和讀命令，需要占用控制資源。 圖 2 8 tRCD=3 時序圖 8 Timing Diagram of tRCD=3 行列地址都選定之后確定了存儲單元，之后等待數(shù)據(jù)通道 DQ 讀取或者寫入數(shù)據(jù)。 Wen 信號為高時表示讀操作， Wen 為低是表示寫操作。片選和 Bank 選定可以與行有效同時進(jìn)行。 SDRAM 內(nèi)部組織結(jié)構(gòu)是并行的流水線結(jié)構(gòu)。 SDRAM 的地址也上海交通大學(xué)碩士學(xué)位論文 11 就分為 Bank 地址、行地址與列地址。與傳統(tǒng)的 DRAM 相比， SDRAM 在存儲體的組織方式和對外操作上做了重大改進(jìn)。其中單管型結(jié)構(gòu)簡單、開銷小因此應(yīng)用廣泛。采用了分布式的結(jié)構(gòu)需要額外增加交叉開關(guān)，確保數(shù)據(jù)可以在不同的寄存器文件間交互。分布式寄存器文件的面積主要由這些交叉開關(guān)決定，因此與 (N/C)2 成正比。 處理器對于寄存器帶寬和容量產(chǎn)生了更高的要求，要求大量的本地寄存器文件 ， 在保證寄存器文件容量、面積和功耗的前提上海交通大學(xué)碩士學(xué)位論文 8 下，提高核心級存儲帶寬。 與此同時處理器和存儲器速度上差距不斷增大。靜態(tài)隨機存儲器采用觸發(fā)器的邏輯門結(jié)構(gòu)存儲數(shù)據(jù)，因此只有在供電情況下才能保存數(shù)據(jù)。按照存儲器的讀寫功能進(jìn)行分類，可以將半導(dǎo)體存儲器分為只讀存儲器（ ROM）和隨機 訪問 存儲器 [26]（ RAM）。 其 目標(biāo)是將下一層存儲器中的數(shù)據(jù)預(yù)先取到上一層存儲器中，以實現(xiàn)更好的性能。 第六章概括了本文的主要工作內(nèi)容以及創(chuàng)新點，并對后續(xù)研究工作做出展望。其次對于存儲預(yù)取技術(shù)進(jìn)行詳細(xì)的分類和概述。找到一種適合 現(xiàn)有 結(jié)構(gòu) 的預(yù)取 方法 ，配以相應(yīng)的存儲控制器，提高處理器訪存效率和系統(tǒng)性能。僅僅對于關(guān)鍵訪問驅(qū)動預(yù)取。 預(yù)取可以大大提升訪問存儲器所占用的時間，然而無效的預(yù)取會造成 Cache污染，同時無效預(yù)取產(chǎn)生的功耗會增大系統(tǒng)開銷。但是預(yù)取不可能做到和理想情況一樣精準(zhǔn)，數(shù)據(jù)返回時間不會恰好是處理器需要的時間。 現(xiàn)代通用處理器以及專用數(shù)字信號處理器 大 都采用三層存儲系統(tǒng)結(jié)構(gòu)，即 核內(nèi) 寄存器，高速緩存（ Cache）以及片外存儲器。 2021 年 6 月投片的 VIRAM[12]是 UC Berkley 開發(fā)的用于多媒體處理的向量芯片。 圖 1 2 Imagine 流處理器結(jié)構(gòu) [9] 2 Imagine Stream Processor Architecture 2021 年 4 月投片成功的 Imagine[910]是斯坦福大學(xué)開發(fā)的流體系結(jié)構(gòu)芯片。然而如果處理器要訪問的數(shù)據(jù)不在 Cache 中，則無論采用多大容量的 Cache，也無論采用多少級的存儲器層次結(jié)構(gòu)，都只能將流水線停頓下來。 Cache 技術(shù)利用訪存的局部性原理，采用層次化組織存儲介質(zhì)，提高 整個 存儲系統(tǒng)的性能。 43 表 5 2 SDRAM 芯片管腳描述 30 表 5 1 實驗環(huán)境及其參數(shù) 25 表 4 1 三級存儲系統(tǒng)規(guī)格 48 圖 5 7 二維 DCT 算法訪存周期數(shù) 46 圖 5 5 FIR 濾波算法訪存周期數(shù) 34 圖 4 6 SDRAM 控制器內(nèi)部結(jié)構(gòu) 12 圖 2 8 TRCD=3 時序圖 10 圖 2 5 SDRAM BANK 結(jié)構(gòu)圖 9 圖 2 4 DRAM 單元結(jié)構(gòu)圖 40 算法映射 35 片上與片外存儲的交互機制 26 本章小結(jié) 23 分 布式寄存器文件結(jié)構(gòu) 7 SDRAM 基本原理 6 存儲器的分類 II 第一章 緒論 關(guān)鍵詞： 數(shù)字信號處理器，分布式寄存器，寫回，預(yù)取， SDRAM 控制器上海交通大學(xué)碩士學(xué)位論文 II CONTROL AND MEMORY ACCESS RESEARCH FOR CLUSTERED HIGH PERFORMANCE DIGITAL SIGNAL PROCESSOR ABSTRACT High performance digital signal processing is puteintensive, and the processor should have high putation ability. Clustered putation array has the advantage of peak putation ability and high parallelism. At the same time, the chip39。 本課題以高性能數(shù)字信號處理器項目為基礎(chǔ)，設(shè)計 了包括 16 個運算簇的高性能運算陣列。對本文的研究做出重要貢獻(xiàn)的個人和集體，均已在文中以明確方式標(biāo)明。本人授權(quán)上海交通大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。 針對訪問 共享的 片外 SDRAM 效率較低 的問題，提出了一種基于步長的硬件數(shù)據(jù)預(yù)取設(shè)計方案。 1 課題研究背景 2 預(yù)取技術(shù)研究現(xiàn)狀 4 論文的章節(jié)安排 10 SDRAM 讀寫操作 20 簇狀高性能數(shù)字信號處理器 22 整體結(jié)構(gòu) 22 運算功能單元結(jié)構(gòu) 29 片上預(yù)取緩沖存儲系統(tǒng) 34 整體結(jié)構(gòu) 34 控制器設(shè)計 39 第五章 算法映射與性能分析 43 性能評估分析 50 第六章 結(jié)束語 51 后續(xù)研究工作 52 附錄 1 1 圖 1 2 IMAGINE 流處理器結(jié) 構(gòu) [6] 44 圖 5 3 SDRAM 芯片內(nèi)部結(jié)構(gòu) 46 表 5 4 預(yù)取存儲系統(tǒng)綜合結(jié)果 49 表 5 8 FFT 算法訪存周期數(shù) 隨著運算單元的發(fā)展，核內(nèi)寄存器的結(jié)構(gòu)也出現(xiàn)了新的變化。 為了減少 Cache 的缺失，及時地向處理器提供所需的數(shù)據(jù)，保證流水線始終處于高速運行狀態(tài)，有 兩個趨勢一直是存儲系統(tǒng)發(fā)展的主旋律，一是采用更大的Cache 容量，以包含盡可能多的指令和數(shù)據(jù)；二是采用多層次的 Cache 策略，形上海交通大學(xué)碩士學(xué)位論文 2 成梯次化的存儲體系結(jié)構(gòu)。通過數(shù)據(jù)的預(yù)取來降低存儲器訪問的延遲時間，進(jìn)而獲得更大的處理器性能。 在 Imagine 中實現(xiàn)了數(shù)據(jù)級并行、指令并行以及任務(wù)級并行。 VIRAM 可以像使用主存一樣使用片上 DRAM，通過使用延遲流水線隱藏訪問 DRAM 的延遲。目前的數(shù)據(jù)預(yù)取技術(shù)可以分為 兩類：軟件預(yù)取和 硬件預(yù)取。 硬件預(yù)取不需要預(yù)取指令，因此對于編譯器沒有額外的開銷?；跉v史信息的預(yù)取污染過濾器動態(tài)的決定每一個預(yù)取的有效性。對于預(yù)取和正常訪存進(jìn)行動態(tài)調(diào)度，提高有效預(yù)取的訪存優(yōu)先級同時過濾掉無效預(yù)取的訪存請求。 片外存儲控制器采用批量訪問模式，相對單個數(shù)據(jù)訪存大大提高訪問效率。首先介紹了項目的整體結(jié) 構(gòu)，著重分析了簇狀運算陣列的整體結(jié)構(gòu)和各個功能單元作用以及控制方式。 每一級的存儲器使用的存儲介質(zhì)也不相同。 存儲器的分類 存 儲器是計算機系統(tǒng)中的記憶設(shè)備，根據(jù)控制器指定的位置存入和讀取信息。 隨機訪問存儲器既能讀取數(shù)據(jù)也能寫入數(shù)據(jù)，通過電信號完成讀寫操作。對于存儲系統(tǒng)而言，高速緩存通常采用SRAM 作為存儲介質(zhì)以實現(xiàn)更快的速度，一般高速緩存的頻率與內(nèi)核頻率一致。遠(yuǎn)離處理器的存儲器速度越慢容量越大。如圖 22 所示， SIMD 運算簇的本地寄存器文件可以分為集中 式和分布式兩種結(jié)構(gòu)。 分布式寄存器文件的結(jié)構(gòu)以額外的互聯(lián)交叉開關(guān)為代價，降低了面積和功耗。 SDRAM基本原理 片上的存儲器具有較高的效率和速度，然而對于大批量密集運算，大容量的存儲設(shè)備必不可少。讀操作時行選通線置 1，存儲在 CS上的電荷 通過晶體管 T 輸出到數(shù)據(jù)線上。訪問時先打開一個行（ Row），再指定一個列（ Colum），就可以找到指定的單元格，這是芯片內(nèi)部尋址的基本原理。一般比較常見的有 32bit、 64bit 等。 SDRAM 內(nèi)部有一個邏輯控制單元，還有一個模式寄存器為其提供參數(shù)。一般 SDRAM地址線為 12 位，總共可以表示 212=4096 行。 圖 2 7 列有效時序圖 7 Column Effective Timing Diagram 由于 SDRAM 芯片的特性，行有 效和列有效之間必須有一段間隔。 CL 廣義上也是時鐘周期數(shù) ，與讀操作更為相關(guān)。 上海交通大學(xué)碩士學(xué)位論文 14 圖 2 10 突 發(fā)傳輸模式 10 Burst Transfer Mode 突發(fā)長度的設(shè)定是在芯片的模式寄存器內(nèi)設(shè)定，常見的有 8 和全頁。包括定義突發(fā)長度，突發(fā)模式， CAS Latency 等。刷新不需要外部提供行地址信息，這是一個內(nèi)部的自動操作。將數(shù)據(jù)預(yù)先從片外存儲器取到片上高速緩存中，可有效增加Cache 命中率，減少訪問主存的開銷。 i++) for(j=0。 } 上海交通大學(xué)碩士學(xué)位論文 16 插入過晚可能會導(dǎo)致不能充分隱藏訪存延遲 。 Smith 將這些方案概括為兩種： PrefetchonMiss 算法 [30]和 Tagged Prefetch 算法。 圖 2 12 一個跨步預(yù)取的程序段 12 Step Based Prefetch Code Chen 和 Baer 提出一種基于 RPT 的硬件預(yù)取方案 [16]。 j++) for(k=0。 圖 2 13 RPT 的組織結(jié)構(gòu)圖 13 RPT Structure 預(yù)取相關(guān)的主存控制器 預(yù)取是高速緩存通過某種預(yù)測手法，將 SDRAM 中的數(shù)據(jù)預(yù)先拿到高速緩存中。通過在一段時間在特定核上運行一個應(yīng)用來衡量預(yù)取準(zhǔn)確性。自適應(yīng)預(yù)取調(diào)度包括： 具有更高優(yōu)先級 比 行沖突請求 具有更高優(yōu)先級 預(yù)取準(zhǔn)確性的 核產(chǎn)生的 常規(guī)訪存請求 具有更高的優(yōu)