【正文】 文原創(chuàng)性聲明 本人鄭重聲明：所呈交的學(xué)位論文 《 簇狀高性能數(shù)字信號(hào)處理器控制與存取關(guān)鍵技術(shù)研究 》 ，是本人在導(dǎo)師的指導(dǎo)下，獨(dú)立進(jìn)行研究工作所取得的成果。 本課題 采用了面積功耗性能評(píng)估方法，結(jié)果證明了 寫回控制 設(shè)計(jì)方案能充分發(fā)揮分布式寄存器文件在功耗方面的優(yōu)勢(shì)，相對(duì)于運(yùn)用集中式寄存器文件可以減少 %的功耗，同時(shí)對(duì)于傳統(tǒng)流水線寫回控制方法可以節(jié)省 %的面積開銷。 I ABSTRACT 9 SDRAM 單元概述 17 本章小結(jié) 28 第四章 預(yù)取存儲(chǔ)系統(tǒng)設(shè)計(jì) 41 二維離散余弦變換 50 上海交通大學(xué)碩士學(xué)位論文 IX 表 錄 圖 2 12 一個(gè)跨步預(yù)取的程序段 18 圖 2 15 PADC 的存儲(chǔ)器開銷 47 表 5 5 FIR 濾波算法訪存周期數(shù) 與此同時(shí)， 現(xiàn)代處理器速度的 高 速發(fā)展和存儲(chǔ)器速度的 相對(duì)較低 速發(fā)展導(dǎo)致處理器需要花費(fèi)大量時(shí)間等待存儲(chǔ)器數(shù)據(jù)的返回，這就是存儲(chǔ)墻問題 [1]。同時(shí)數(shù)字信號(hào)處理器的應(yīng)用范圍也越來越廣泛。 預(yù)取技術(shù) 研究現(xiàn)狀 存儲(chǔ)系 統(tǒng)是指計(jì)算機(jī)中存放指令和數(shù)據(jù)的各種存儲(chǔ)設(shè)備、控制器以及調(diào)度硬件和算法所組成的系統(tǒng)。 與此同時(shí)，不正確的預(yù)取導(dǎo)致存儲(chǔ)器載入無效的 Cache 塊，造成 Cache 污染并增加存儲(chǔ)器訪問帶寬。 研究目標(biāo)與 主要內(nèi)容 本課題的研究目標(biāo)是針對(duì) 高性能數(shù)字信號(hào)處理 應(yīng)用， 對(duì)簇狀高性能數(shù)字信號(hào)處理器的控制和存取提出合理的設(shè)計(jì)方案。 第四章介紹了簇狀高性能數(shù)字信號(hào)處理器的存儲(chǔ)系統(tǒng)，著重介紹了針對(duì)片外帶寬不足提出的設(shè)計(jì)方案，包括預(yù)取高性能緩沖存儲(chǔ)系統(tǒng)，片外 SDRAM 控制器以及異步時(shí)鐘域數(shù)據(jù)交互解決方案。 存儲(chǔ)器最小的單位是一個(gè)雙穩(wěn)態(tài)半導(dǎo)體電路或一個(gè) CMOS 晶體管或磁性材料存儲(chǔ)元。一般片外存儲(chǔ)器的工作頻率與總線頻率一致。當(dāng)讀寫端口較多時(shí)可以將 h 和 w 忽略，大致認(rèn)為寄存器文件的面積與 p2R 成正比 ，其中 R 為總共寄存器數(shù)量， p 為總端口數(shù)。 上海交通大學(xué)碩士學(xué)位論文 10 SDRAM 單元概述 動(dòng)態(tài)存儲(chǔ)器 （ DRAM） 的基本存儲(chǔ)電路以電荷 形式存儲(chǔ)信息，電荷存儲(chǔ)在 MOS電容上。由于成本控制以及技術(shù)工藝等原因， SDRAM 不能做成一個(gè) Bank 的結(jié)構(gòu)，而且由于 SDRAM 工作原理限制，單一的 Bank 會(huì)造成嚴(yán)重的尋址沖突，降低內(nèi)存效率。初始化過程包括將所有的 Bank 預(yù)充電 、 刷新 以及模式寄存器的設(shè)置。這是根據(jù)芯片存儲(chǔ)陣列響應(yīng)時(shí)間制定的延遲。具體的突發(fā)長度和芯片設(shè)計(jì)的行內(nèi)列的數(shù)量有關(guān)。刷新操作對(duì)于一行中所有存儲(chǔ)體進(jìn)行，無需列地址。 j++) a[i][j] = b[j][0] * b[j+1][0]。當(dāng)訪問塊 A 產(chǎn)生 Cache 缺失，會(huì)自動(dòng)對(duì) A+1 預(yù)取 ， 如果 A+1 己經(jīng)在 Cache 中，則無訪問動(dòng)作。 k++) a[i][j] += b[i][k] * c[k][j]。 ：這個(gè)計(jì)數(shù)器記錄核送出的預(yù)取請(qǐng)求總數(shù)。經(jīng)過試驗(yàn)證實(shí) 早期的預(yù)取請(qǐng)求 很可能是無效的。 a d d r e s sT o D R A M 圖 2 14 PADC 結(jié)構(gòu) 14 PADC Structure APS 和 APD 都是通過衡量多核系統(tǒng)中每個(gè)核的預(yù)取準(zhǔn)確率來工作。 i++) for(j=0。 最簡單的連續(xù)預(yù)取方案是 OBL（ One Block Lookahead），即當(dāng)訪問塊 A 的時(shí)候，開始預(yù)取塊 A+1。因?yàn)轭A(yù)取指令/*未加預(yù)取指令前 */ for(i=0。執(zhí)行預(yù)充電命令需要指定Bank 地址或者利用 A10 指定為預(yù)充電所有的 Bank。于是產(chǎn)生了突發(fā)傳輸技術(shù)，制定起始地址和突發(fā)長度， SDRAM 會(huì)依次對(duì)后面相應(yīng)數(shù)量的存儲(chǔ)單元進(jìn)行讀寫操作，而不再需要提供列地址。由于地址線是公用的，所以要通過拉低 CAS（ Column Address Strobe，列地址選通脈沖） 對(duì)行列地址的尋址進(jìn)行區(qū)分。存儲(chǔ)體分為多個(gè)組，各組可同時(shí)獨(dú)立工作。同步是指存 儲(chǔ)器的時(shí)鐘頻率與總線頻率相同 ，并且內(nèi)部的控制命令和數(shù)據(jù)傳輸都已該時(shí)鐘為基準(zhǔn)。與此同時(shí)，分布式的結(jié)構(gòu)對(duì)于 VLIW 流水線產(chǎn)生的寄存器讀寫控制信號(hào)的寄存和分配 也產(chǎn)生了難度。這就要求合理有效的組織本地寄存器文件。 DRAM 存儲(chǔ)單元較為簡單，占用的面積比 SRAM 要小，因此上海交通大學(xué)碩士學(xué)位論文 7 成本較低。 其中片外 SDRAM 訪存開銷最大，每次訪問片外存儲(chǔ)器都要占用許多訪存周期，且 SDRAM 工作頻率相對(duì)片上較低。為進(jìn)一步的設(shè)計(jì)工作做好準(zhǔn)備。 預(yù)取不僅僅與高速緩存密切相關(guān)，與外部存儲(chǔ)器（ SDRAM）也密不可分。系統(tǒng)中存儲(chǔ)器訪問時(shí)間是變化的，由于這些不確定性造成編譯器無法準(zhǔn)確預(yù)知并在 最準(zhǔn)確的時(shí)上海交通大學(xué)碩士學(xué)位論文 4 機(jī)插入指令。 VIRAM 針對(duì)處理器性能不斷增強(qiáng)，對(duì)于存儲(chǔ)系統(tǒng)的帶寬和延遲要求提高的問題。 為了解決上述問題，越來越多的研究者將目光轉(zhuǎn)向了數(shù)據(jù)預(yù)取技術(shù) [5]。 49 上海交通大學(xué)碩士學(xué)位論文 1 第一章 緒論 課題研究背景 高性能 數(shù)字信號(hào) 處理器，特別是多發(fā)射的處理器對(duì)于數(shù)據(jù)量 需求 不斷增加。 48 圖 5 6 實(shí)系數(shù)矩陣乘法算法訪存周期數(shù) 35 圖 4 7 SDRAM 控制狀態(tài)機(jī) 45 預(yù)取存儲(chǔ)系統(tǒng)性能 5 第二章 存儲(chǔ)系統(tǒng)與預(yù)取技術(shù) 針 對(duì)陣列內(nèi)采用的 分布式寄存器文件造成的分處理通道 流水線與寫回控制信號(hào)的同步問題，提出了一種面向分布式本地寄存器文件的寫回設(shè)計(jì)方案。 學(xué)位論文作者簽名： 日期： 年 月 日 上海交通大學(xué) 學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交 論文的復(fù)印件和電子版，允許論文被查閱和借閱。 I 摘 要 2 數(shù)字信號(hào)處理器 3 研究目標(biāo)與主要內(nèi)容 45 分布式寄存器文件性能 12 圖 2 7 列有效時(shí)序圖 如果高速緩存 (Cache)沒有命中，則需要訪問下一級(jí)存儲(chǔ) 器 來尋找數(shù)據(jù)。流處理的主要思想是將相關(guān)數(shù)據(jù)構(gòu)成一個(gè)集合稱之為記錄，有序的記錄構(gòu)成流。 數(shù)據(jù)預(yù)取技術(shù)旨在將片外存儲(chǔ)器內(nèi)的數(shù)據(jù)預(yù)先取到片上Cache 中，在處理器需要用到這些數(shù)據(jù)的時(shí)候可以直接從 Cache 中取數(shù)據(jù)，而不需要從片外 的 SDRAM 中取。 Xiaotong Zhuang 和HsienHsim S. Lee 提出了一種基于硬件的高速緩存污染過濾機(jī)制 [1819]。設(shè)計(jì)方案充分考慮多媒體應(yīng)用以及大規(guī)模數(shù)字信號(hào)處理應(yīng)用的特點(diǎn)，將片上預(yù)取高 性能緩沖存儲(chǔ)系統(tǒng) 與片外存儲(chǔ)器控制器相結(jié)合，通過預(yù)取將片外存儲(chǔ)器中數(shù)據(jù)預(yù)先載入片上預(yù)取 緩沖存儲(chǔ) ，將大量的訪存片外存儲(chǔ)器時(shí)間隱藏在運(yùn)算簇進(jìn)行運(yùn)算時(shí)間內(nèi)。因此存儲(chǔ)系統(tǒng) 呈現(xiàn)出 分層次的結(jié)構(gòu)，主要想法是將速度較快的存儲(chǔ)單元靠近處理器，將速度較慢但是容量較大的存儲(chǔ)單元放在較遠(yuǎn)的位置。按照功能可以分為可編程只讀存儲(chǔ)器（ PROM）、可擦除可編程只讀存儲(chǔ)器（ EPROM）以及電子可擦除可編程只讀存儲(chǔ)器（ EEPROM）。 如圖 21 所示，越靠近處理器的存儲(chǔ)器速度越快 ，容量越小。根據(jù) Scott Rixner 進(jìn)一步的研究，集中式寄存器和分布式寄存器文件在功耗方面的特性也與之類似。寫操作時(shí)行選通線置 1，晶體管 T 處于導(dǎo)通狀態(tài)，數(shù)據(jù)由列選通線存入電容 CS中。對(duì)于每一個(gè) Bank 中基本存儲(chǔ)單元的容量是若干 bit，對(duì)于 SDRAM 而言這就是芯片的位寬。因此地址線上的數(shù)據(jù)表示行地址。定義 CAS 與讀取命令發(fā)出到數(shù)據(jù)輸出的時(shí)間為 CL（ CAS Latency， CAS 潛伏期）。 載入模式寄存器命令是在初始化階段將設(shè)定的配置讀入 SDRAM 的模式寄存器中。眾所周知，片上訪存速度要遠(yuǎn)遠(yuǎn)高于片外訪存。 j++){ prefetch(a[i][j+7]) a[i][j] = b[j][0] * b[j+1][0]。針對(duì)這類循環(huán)結(jié)構(gòu)的陣列訪問，文獻(xiàn) [3134]提出了相應(yīng)的預(yù)取方案。當(dāng)指令 i 再次執(zhí)行的時(shí)候，若它仍然未 被替換出去，則利用 RPT 中的 先前地址 ，可以計(jì)算出兩次訪存地址的步距值。 關(guān)鍵請(qǐng)求 包括 常規(guī)訪存請(qǐng)求 以及 有效預(yù)取請(qǐng)求 。 具有更高優(yōu)先級(jí) 依次按照上述四項(xiàng)原則進(jìn)行動(dòng)態(tài)調(diào)度。 預(yù)取的實(shí)質(zhì)也是從片外 SDRAM 取數(shù)據(jù)，因此和 SDRAM 關(guān)系也很密切。假設(shè)存儲(chǔ)器指令 i 在三次連續(xù)的循環(huán)中訪問的地址為 a1， a2， a3，首先對(duì)步距進(jìn)行計(jì)算： (a2a1) =δ。 若預(yù)取指令插入過早，又可能在數(shù)據(jù)沒有被真正訪問以前就被替換出去。 軟件預(yù)取 當(dāng)代微處理器大都提供了預(yù)取指令來支持 基于 軟件的預(yù)取。 激活命令在讀寫操作之前進(jìn)行 ，通過 Active 命令將存儲(chǔ) 陣列中某個(gè) Bank 中的某一行打開，因此執(zhí)行 Active 命令時(shí)需要指定 Bank 和行地址，而要激活同一個(gè) Bank 中的 另 一行時(shí)，需要將目前位于緩沖器的信息寫回存儲(chǔ)陣列中 讀寫命令在 Active 命令之后進(jìn)行，讀操作需要經(jīng)過 CAS Latency 的延遲時(shí)間才會(huì)將數(shù)據(jù)送到 DQ 總線上，而寫命令將 DQ 總線上的信息寫入行緩存器中。如圖 29 所示是 CL=3 的情況。由于行有效是相對(duì)于 Bank 而言的，上海交通大學(xué)碩士學(xué)位論文 12 打開行同時(shí)選定了一個(gè) Bank，因此行有效也被稱為 Bank 有效。 M e m o r y A r r a yR O W D E C O D E RColumn DecoderR o w A d d r e s s B u f f e rColumn Addr