【正文】 據(jù)送到 DQ 總線上，而寫命令將 DQ 總線上的信息寫入行緩存器中。 空操作是在 SDRAM 沒有指令的時候采取的一種操作，避免重復(fù)上一條指令。其中全頁突發(fā)模式是指將 Bank 中一行的所有存儲單元連續(xù)傳輸。如果要連續(xù)讀寫就是要對當(dāng)前存儲單元下一個單元進(jìn)行尋址，需要不斷發(fā)送列地址和讀命令，需要占用控制資源。如圖 29 所示是 CL=3 的情況。 圖 2 8 tRCD=3 時序圖 8 Timing Diagram of tRCD=3 行列地址都選定之后確定了存儲單元，之后等待數(shù)據(jù)通道 DQ 讀取或者寫入數(shù)據(jù)。 該間隔被定義為 tRCD，即 RAS to CAS Delay。 Wen 信號為高時表示讀操作， Wen 為低是表示寫操作。由于行有效是相對于 Bank 而言的，上海交通大學(xué)碩士學(xué)位論文 12 打開行同時選定了一個 Bank，因此行有效也被稱為 Bank 有效。片選和 Bank 選定可以與行有效同時進(jìn)行。所以每次開機上電之后 SDRAM 都要對整個控制邏輯進(jìn)行初始化 [29]。 SDRAM 內(nèi)部組織結(jié)構(gòu)是并行的流水線結(jié)構(gòu)。 M e m o r y A r r a yR O W D E C O D E RColumn DecoderR o w A d d r e s s B u f f e rColumn Address Buffer 圖 2 5 SDRAM Bank 結(jié)構(gòu)圖 5 SDRAM Bank Structure 控制器訪問 SDRAM 的過程中， SDRAM 所有輸入輸出信號均在時鐘的上升沿被采樣或者輸出。 SDRAM 的地址也上海交通大學(xué)碩士學(xué)位論文 11 就分為 Bank 地址、行地址與列地址。這樣的一個存儲陣列稱之為邏輯塊（ Bank）。與傳統(tǒng)的 DRAM 相比， SDRAM 在存儲體的組織方式和對外操作上做了重大改進(jìn)。 行 選 信 號數(shù)據(jù)線C dC s 圖 2 4 DRAM 單元結(jié)構(gòu)圖 4 DRAM Cell Structure 當(dāng)行選通信號為低時，晶體管 T 關(guān)斷。其中單管型結(jié)構(gòu)簡單、開銷小因此應(yīng)用廣泛。片外 SDRAM 因為價格低廉，密度高，讀寫速度快成為片外存儲器的極佳選擇。采用了分布式的結(jié)構(gòu)需要額外增加交叉開關(guān)，確保數(shù)據(jù)可以在不同的寄存器文件間交互。數(shù)據(jù)被 不同 ALU 都要使用時，必須在多個寄存器文件中保存副本，因此分布式寄存器文件需要寄存器單元數(shù)量要多于集中式寄存器文件。分布式寄存器文件的面積主要由這些交叉開關(guān)決定，因此與 (N/C)2 成正比。 圖 2 2 單指令多數(shù)據(jù)運算簇寄存器文件結(jié)構(gòu) 2 SIMD Cluster Register File 如圖 23 所示，對于單個寄存器單元而言，其面積與端口數(shù) p 和讀出放大器的高 h 和寬 w 相關(guān)，與 (p+w)?(p+h)成比例。 處理器對于寄存器帶寬和容量產(chǎn)生了更高的要求，要求大量的本地寄存器文件 ， 在保證寄存器文件容量、面積和功耗的前提上海交通大學(xué)碩士學(xué)位論文 8 下，提高核心級存儲帶寬。層次化存儲系統(tǒng)目的是讓整個計算機系統(tǒng)的訪存速度達(dá)到盡可能的快。 與此同時處理器和存儲器速度上差距不斷增大。而片外 主 存儲器采用 DRAM 作為存儲介質(zhì)，實現(xiàn)更大容量成本更低的存儲器。靜態(tài)隨機存儲器采用觸發(fā)器的邏輯門結(jié)構(gòu)存儲數(shù)據(jù)，因此只有在供電情況下才能保存數(shù)據(jù)。但是 RAM 具有易失性只能暫時存儲數(shù)據(jù)。按照存儲器的讀寫功能進(jìn)行分類，可以將半導(dǎo)體存儲器分為只讀存儲器（ ROM）和隨機 訪問 存儲器 [26]（ RAM）。主要采用半導(dǎo)體器件和磁性材料。 其 目標(biāo)是將下一層存儲器中的數(shù)據(jù)預(yù)先取到上一層存儲器中，以實現(xiàn)更好的性能。由此構(gòu)成了分層次的存儲系統(tǒng)。 第六章概括了本文的主要工作內(nèi)容以及創(chuàng)新點，并對后續(xù)研究工作做出展望。重點針對分布式寄 存器文件與分處理通道 流水線控制信號在寫回流水棧的同步問題提出一種將控制信號統(tǒng)一管理的基于寫回控制信號緩存的解決方案。其次對于存儲預(yù)取技術(shù)進(jìn)行詳細(xì)的分類和概述。最終應(yīng)用于高性能數(shù)字信號處理器中 ，滿足密集數(shù)字信號處理運算對于吞吐量的需求。找到一種適合 現(xiàn)有 結(jié)構(gòu) 的預(yù)取 方法 ，配以相應(yīng)的存儲控制器，提高處理器訪存效率和系統(tǒng)性能。這樣不僅可以提高預(yù)取準(zhǔn)確性，同時也能減少訪存開銷提高系統(tǒng)效率。僅僅對于關(guān)鍵訪問驅(qū)動預(yù)取。無效的預(yù)取會通過查看歷史表被發(fā)現(xiàn)然后被去掉 ，從而避免了 L1 cache 被污染。 預(yù)取可以大大提升訪問存儲器所占用的時間，然而無效的預(yù)取會造成 Cache污染，同時無效預(yù)取產(chǎn)生的功耗會增大系統(tǒng)開銷。硬件預(yù)取依賴訪存模式以及歷史信息，對于未來可能的訪存地址進(jìn)行預(yù)測將可能要用到的數(shù)據(jù)預(yù)取入 Cache 中。但是預(yù)取不可能做到和理想情況一樣精準(zhǔn)，數(shù)據(jù)返回時間不會恰好是處理器需要的時間。 軟件預(yù)取是指依靠預(yù)取指令來指定預(yù)取數(shù)據(jù)的地址。 現(xiàn)代通用處理器以及專用數(shù)字信號處理器 大 都采用三層存儲系統(tǒng)結(jié)構(gòu)，即 核內(nèi) 寄存器，高速緩存（ Cache）以及片外存儲器。 VIRAM的向量功能部件由 4 個 LANE 組成，每個 LANE 是完整的 64 位向量流水線。 2021 年 6 月投片的 VIRAM[12]是 UC Berkley 開發(fā)的用于多媒體處理的向量芯片。在 250MHz下， Imagine 在關(guān)鍵應(yīng)用上可達(dá)到 10GFLOPS 的運算能力。 圖 1 2 Imagine 流處理器結(jié)構(gòu) [9] 2 Imagine Stream Processor Architecture 2021 年 4 月投片成功的 Imagine[910]是斯坦福大學(xué)開發(fā)的流體系結(jié)構(gòu)芯片。 國內(nèi)外研究現(xiàn)狀 數(shù)字信號處理器 20世紀(jì) 60年代數(shù)字信號處理理論誕生， 80年代世界上第一個單片可編程 DSP芯片產(chǎn)生，之后數(shù)字信號處理 器 [68]的發(fā)展迅 猛異常。然而如果處理器要訪問的數(shù)據(jù)不在 Cache 中，則無論采用多大容量的 Cache，也無論采用多少級的存儲器層次結(jié)構(gòu)，都只能將流水線停頓下來。這兩種策略的采用，主要得益于程序訪問的兩個局部性原理：程序訪問的時間局部性和空間局部性。 Cache 技術(shù)利用訪存的局部性原理，采用層次化組織存儲介質(zhì)，提高 整個 存儲系統(tǒng)的性能。從原有的寄存器堆結(jié)構(gòu) 發(fā)展為分布式的寄存器文件結(jié)構(gòu)，以適應(yīng)高帶寬高吞吐量的數(shù)字信號 密集運算 處理的需求 。 43 表 5 2 SDRAM 芯片管腳描述 30 表 5 1 實驗環(huán)境及其參數(shù) 25 表 4 1 三級存儲系統(tǒng)規(guī)格 48 圖 5 7 二維 DCT 算法訪存周期數(shù) 46 圖 5 5 FIR 濾波算法訪存周期數(shù) 43 上海交通大學(xué)碩士學(xué)位論文 VIII 圖 5 4 三種應(yīng)用下寄存器功耗圖 (單位 : W) 38 圖 4 10 異步 FIFO 結(jié)構(gòu) 34 圖 4 6 SDRAM 控制器內(nèi)部結(jié)構(gòu) 28 圖 4 2 預(yù)取緩沖存儲系統(tǒng)結(jié)構(gòu) 12 圖 2 8 TRCD=3 時序圖 11 圖 2 6 行有效時序圖 10 圖 2 5 SDRAM BANK 結(jié)構(gòu)圖 9 圖 2 4 DRAM 單元結(jié)構(gòu)圖 7 圖 2 2 單指令多數(shù)據(jù)運算簇寄存器文件結(jié)構(gòu) 2 圖 2 1 存儲層次結(jié)構(gòu) 42 仿真驗證平臺 40 算法映射 35 片上與片外存儲的交互機制 33 片外 SDRAM 控制器 29 存儲系統(tǒng)結(jié)構(gòu) 26 本章小結(jié) 26 寫回問題分 析 23 分 布式寄存器文件結(jié)構(gòu) 7 SDRAM 基本原理 6 存儲器的分類 1 國內(nèi)外研究現(xiàn)狀 II 第一章 緒論 關(guān)鍵詞： 數(shù)字信號處理器，分布式寄存器，寫回，預(yù)取， SDRAM 控制器上海交通大學(xué)碩士學(xué)位論文 II CONTROL AND MEMORY ACCESS RESEARCH FOR CLUSTERED HIGH PERFORMANCE DIGITAL SIGNAL PROCESSOR ABSTRACT High performance digital signal processing is puteintensive, and the processor should have high putation ability. Clustered putation array has the advantage of peak putation ability and high parallelism. At the same time, the chip39。其中包括片上第二級預(yù)取緩沖存儲系統(tǒng)，片外 SDRAM 控制器以及片上與片外存儲交互機制。 本課題以高性能數(shù)字信號處理器項目為基礎(chǔ)，設(shè)計 了包括 16 個運算簇的高性能運算陣列。 保密 □，在 年解密后適用本授權(quán)書。對本文的研究做出重要貢獻(xiàn)的個人和集體，均已在文中以明確方式標(biāo)明。 除文中已經(jīng)注明引用的內(nèi)容外，本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的作品成果。本人授權(quán)上海交通大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。與此同時，片內(nèi)的高速運算需要高效地訪問片外存儲器與之 相 匹配。 針對訪問 共享的 片外 SDRAM 效率較低 的問題，提出了一種基于步長的硬件數(shù)據(jù)預(yù)取設(shè)計方案。相對于非預(yù)取的系統(tǒng)，針對四種數(shù)字信號處理應(yīng)用的訪存周期普 遍要減少 25%以上。 1 課題研究背景 2 預(yù)取技術(shù)研究現(xiàn)狀 4 論文的章節(jié)安排 10 SDRAM 讀寫操作 14 存儲預(yù)取技術(shù) 20 簇狀高性能數(shù)字信號處理器 22 整體結(jié)構(gòu) 22 運算功能單元結(jié)構(gòu) 24 上海交通大學(xué)