【正文】 能 51 主要工作與創(chuàng)新點(diǎn) 35 圖 4 7 SDRAM 控制狀態(tài)機(jī) 48 圖 5 6 實(shí)系數(shù)矩陣乘法算法訪存周期數(shù) 49 上海交通大學(xué)碩士學(xué)位論文 1 第一章 緒論 課題研究背景 高性能 數(shù)字信號(hào) 處理器，特別是多發(fā)射的處理器對(duì)于數(shù)據(jù)量 需求 不斷增加。處理器對(duì)于存儲(chǔ)器的訪問(wèn)采用的是按需取 (DemandFetch)策略，即處理器發(fā)出一條 LOAD 指令，通過(guò)一系列的操作將數(shù)據(jù)從高速緩存 (Cache)中取出。 為了解決上述問(wèn)題，越來(lái)越多的研究者將目光轉(zhuǎn)向了數(shù)據(jù)預(yù)取技術(shù) [5]。針上海交通大學(xué)碩士學(xué)位論文 3 對(duì)現(xiàn)代 VLSI 工藝條件下片外通信開(kāi)銷大，片內(nèi)運(yùn)算開(kāi)銷小的特點(diǎn) ，目標(biāo)是通過(guò)開(kāi)發(fā)符合流應(yīng)用特點(diǎn)的處理方式和三級(jí)帶寬存儲(chǔ)減少片外訪存，充分利用片內(nèi)運(yùn)算能力。 VIRAM 針對(duì)處理器性能不斷增強(qiáng)，對(duì)于存儲(chǔ)系統(tǒng)的帶寬和延遲要求提高的問(wèn)題。 其中高速緩存用來(lái)改善主存儲(chǔ)器與處理器速度匹配問(wèn)題。系統(tǒng)中存儲(chǔ)器訪問(wèn)時(shí)間是變化的，由于這些不確定性造成編譯器無(wú)法準(zhǔn)確預(yù)知并在 最準(zhǔn)確的時(shí)上海交通大學(xué)碩士學(xué)位論文 4 機(jī)插入指令。為了減少不必要的預(yù)取并且降低預(yù)取功耗，越來(lái)越多的研究者開(kāi)始關(guān)注預(yù)取準(zhǔn)確性的問(wèn)題。 預(yù)取不僅僅與高速緩存密切相關(guān)，與外部存儲(chǔ)器（ SDRAM）也密不可分。 上海交通大學(xué)碩士學(xué)位論文 5 本課題研究的 主 要內(nèi)容包括高性能數(shù)字信號(hào)處理器分布式寄存器寫回設(shè)計(jì)、片上預(yù)取 緩沖存儲(chǔ)系統(tǒng) 以及片外 SDRAM 控制器的研究與設(shè)計(jì)。為進(jìn)一步的設(shè)計(jì)工作做好準(zhǔn)備。 上海交通大學(xué)碩士學(xué)位論文 6 第二章 存儲(chǔ)系統(tǒng)與預(yù)取技術(shù) 隨著處理器速度不斷提升，存儲(chǔ)器的速度越發(fā)跟不上 處理器速度的高速發(fā)展。 其中片外 SDRAM 訪存開(kāi)銷最大，每次訪問(wèn)片外存儲(chǔ)器都要占用許多訪存周期，且 SDRAM 工作頻率相對(duì)片上較低。 只讀存儲(chǔ)器只能進(jìn)行讀操作，不可以寫入，存儲(chǔ)的數(shù)據(jù)永久不可改變。 DRAM 存儲(chǔ)單元較為簡(jiǎn)單，占用的面積比 SRAM 要小，因此上海交通大學(xué)碩士學(xué)位論文 7 成本較低。為此將存儲(chǔ)系統(tǒng)進(jìn)行分層次劃分形成存儲(chǔ)層次結(jié)構(gòu)。這就要求合理有效的組織本地寄存器文件。以上所說(shuō)的面積都是針對(duì)單個(gè)運(yùn)算簇（ Cluster）而言。與此同時(shí)，分布式的結(jié)構(gòu)對(duì)于 VLIW 流水線產(chǎn)生的寄存器讀寫控制信號(hào)的寄存和分配 也產(chǎn)生了難度。 單管型 DRAM 單元結(jié)構(gòu) [28]如圖 24 所示，由一個(gè)晶體管 T 和一個(gè)電容 CS構(gòu)成 CD是數(shù)據(jù)線上的分布電容，行選通線連接三極管的柵極。同步是指存 儲(chǔ)器的時(shí)鐘頻率與總線頻率相同 ，并且內(nèi)部的控制命令和數(shù)據(jù)傳輸都已該時(shí)鐘為基準(zhǔn)。行地址與列地址分時(shí)復(fù)用，有效減少了地址線數(shù)量，提高硬件效率。存儲(chǔ)體分為多個(gè)組，各組可同時(shí)獨(dú)立工作。 如圖 26 所示， 片選和 Bank 選定的同時(shí)， RAS（ Row Address Strobe，行地址選通脈沖）處于低電平有效狀態(tài)。由于地址線是公用的，所以要通過(guò)拉低 CAS（ Column Address Strobe，列地址選通脈沖） 對(duì)行列地址的尋址進(jìn)行區(qū)分。 在 CAS 發(fā)出請(qǐng)求后，需要經(jīng)過(guò)一定的時(shí)間才能將數(shù)據(jù)輸出。于是產(chǎn)生了突發(fā)傳輸技術(shù)，制定起始地址和突發(fā)長(zhǎng)度， SDRAM 會(huì)依次對(duì)后面相應(yīng)數(shù)量的存儲(chǔ)單元進(jìn)行讀寫操作，而不再需要提供列地址。在突發(fā)傳輸模式的時(shí)候，也會(huì)相應(yīng)的插入空操作指令。執(zhí)行預(yù)充電命令需要指定Bank 地址或者利用 A10 指定為預(yù)充電所有的 Bank。 數(shù)據(jù)預(yù)取是用來(lái)解決局部性不足的訪存模式，在數(shù)據(jù)將要使用前將其由 片外存儲(chǔ)器取回 Cache，保證處理器可以無(wú)停頓的執(zhí)行。因?yàn)轭A(yù)取指令/*未加預(yù)取指令前 */ for(i=0。 j100。 最簡(jiǎn)單的連續(xù)預(yù)取方案是 OBL（ One Block Lookahead），即當(dāng)訪問(wèn)塊 A 的時(shí)候，開(kāi)始預(yù)取塊 A+1。然而在實(shí)際應(yīng)用中，所需的數(shù)據(jù)往往是跨越式的，如圖 212 給出的程序片斷中對(duì) C[k][j]的訪問(wèn)。 i++) for(j=0。 RPT 通過(guò) PC 尋址，當(dāng)存儲(chǔ)器指令 i 第一次執(zhí)行的時(shí)候， RPT 將其狀態(tài)設(shè)置為初始態(tài)，意味著不會(huì)對(duì)這條指令進(jìn)行預(yù)取。 a d d r e s sT o D R A M 圖 2 14 PADC 結(jié)構(gòu) 14 PADC Structure APS 和 APD 都是通過(guò)衡量多核系統(tǒng)中每個(gè)核的預(yù)取準(zhǔn)確率來(lái)工作。通過(guò) 閥值 來(lái)區(qū)分 關(guān)鍵請(qǐng)求 和 非關(guān)鍵請(qǐng)求 。經(jīng)過(guò)試驗(yàn)證實(shí) 早期的預(yù)取請(qǐng)求 很可能是無(wú)效的。從而能夠動(dòng)態(tài)實(shí)現(xiàn)對(duì)于預(yù)取訪存請(qǐng)求的優(yōu)先級(jí)調(diào)度，使準(zhǔn)確的預(yù)取訪存能具有較高優(yōu)先級(jí)，也使行命中的訪存請(qǐng)求盡快得到處理。 ：這個(gè)計(jì)數(shù)器記錄核送出的預(yù)取請(qǐng)求總數(shù)。對(duì)于片外主存，也有預(yù)取相關(guān)方面的研究。 k++) a[i][j] += b[i][k] * c[k][j]。在 a2 訪問(wèn)之后， a3 訪問(wèn)之前，先計(jì)算預(yù)測(cè)地址 A3 = a2 +δ ， 若 A3 與實(shí)際訪問(wèn)地址 a3 相等，則繼續(xù)以該模式進(jìn)行預(yù)測(cè)，直至 An≠ an。當(dāng)訪問(wèn)塊 A 產(chǎn)生 Cache 缺失，會(huì)自動(dòng)對(duì) A+1 預(yù)取 ， 如果 A+1 己經(jīng)在 Cache 中，則無(wú)訪問(wèn)動(dòng)作。而且，在編譯時(shí)對(duì)延時(shí)的估計(jì)是不精確的，有很多因素是程序動(dòng)態(tài)運(yùn)行時(shí)才能確定的。 j++) a[i][j] = b[j][0] * b[j+1][0]。軟件預(yù)取是指在編譯 階段 由編譯器加入預(yù)取指令，提前將下一級(jí)存儲(chǔ)器中的數(shù) 據(jù)取回。刷新操作對(duì)于一行中所有存儲(chǔ)體進(jìn)行，無(wú)需列地址。在執(zhí)行讀寫操作時(shí)需要指定列地址，寫命令還需要將寫入的數(shù)據(jù)放在 DQ 總線上準(zhǔn)備寫入。具體的突發(fā)長(zhǎng)度和芯片設(shè)計(jì)的行內(nèi)列的數(shù)量有關(guān)。 圖 2 9 CL=3 時(shí)序圖 9 Timing Diagram of CL=3 突發(fā)（ Burst）是在同一行中相鄰存儲(chǔ)單元連續(xù)進(jìn)行讀寫的數(shù)據(jù)傳輸方式，連續(xù)傳輸?shù)臄?shù)據(jù)量就是突發(fā)長(zhǎng)度（ Burst Length）。這是根據(jù)芯片存儲(chǔ)陣列響應(yīng)時(shí)間制定的延遲。 圖 2 6 行有效時(shí)序圖 6 Row Effective Timing Diagram 打開(kāi)某一行之后，可以對(duì)列地址進(jìn)行尋址。初始化過(guò)程包括將所有的 Bank 預(yù)充電 、 刷新 以及模式寄存器的設(shè)置。也就是 SDRAM 的地址信號(hào)、數(shù)據(jù)信號(hào)和控制信號(hào)都是上升沿驅(qū)動(dòng)的。由于成本控制以及技術(shù)工藝等原因， SDRAM 不能做成一個(gè) Bank 的結(jié)構(gòu)，而且由于 SDRAM 工作原理限制，單一的 Bank 會(huì)造成嚴(yán)重的尋址沖突，降低內(nèi)存效率。但不可避免的存在漏電流，這樣存儲(chǔ)信息只能保持較短的時(shí)間，通常是若干毫秒。 上海交通大學(xué)碩士學(xué)位論文 10 SDRAM 單元概述 動(dòng)態(tài)存儲(chǔ)器 （ DRAM） 的基本存儲(chǔ)電路以電荷 形式存儲(chǔ)信息，電荷存儲(chǔ)在 MOS電容上。但是在大規(guī)模的簇狀陣列處理器中，這樣的取舍是值得的。當(dāng)讀寫端口較多時(shí)可以將 h 和 w 忽略，大致認(rèn)為寄存器文件的面積與 p2R 成正比 ，其中 R 為總共寄存器數(shù)量， p 為總端口數(shù)。 寄 存 器L 1 C a c h e字地 址P r o c e s s o r地 址 C a c h e 塊L 2 C a c h e數(shù) 據(jù) 總 線地 址 總 線M a i n M e m o r y 圖 2 1 存儲(chǔ)層次結(jié)構(gòu) 1Hierarchical Memory Structure 集中式與 分布式寄存器 層次化的存儲(chǔ)結(jié)構(gòu) 有利于合理化的將存儲(chǔ)系統(tǒng)進(jìn)行分配。一般片外存儲(chǔ)器的工作頻率與總線頻率一致。 RAM 分為靜態(tài)（ SRAM）和動(dòng)態(tài)（ DRAM）兩類。 存儲(chǔ)器最小的單位是一個(gè)雙穩(wěn)態(tài)半導(dǎo)體電路或一個(gè) CMOS 晶體管或磁性材料存儲(chǔ)元。 隨著簇狀陣列式處理器結(jié)構(gòu)以及超長(zhǎng)指令字（ Very Long Instruction Word，以 下簡(jiǎn)稱 VLIW）結(jié)構(gòu)的出現(xiàn)，處理器內(nèi)部的寄存器也由原來(lái)的集中式結(jié)構(gòu)向分布式的結(jié)構(gòu)發(fā)展。 第四章介紹了簇狀高性能數(shù)字信號(hào)處理器的存儲(chǔ)系統(tǒng)，著重介紹了針對(duì)片外帶寬不足提出的設(shè)計(jì)方案，包括預(yù)取高性能緩沖存儲(chǔ)系統(tǒng)，片外 SDRAM 控制器以及異步時(shí)鐘域數(shù)據(jù)交互解決方案。 論文的章節(jié)安排 本文總共分為 六章。 研究目標(biāo)與 主要內(nèi)容 本課題的研究目標(biāo)是針對(duì) 高性能數(shù)字信號(hào)處理 應(yīng)用， 對(duì)簇狀高性能數(shù)字信號(hào)處理器的控制和存取提出合理的設(shè)計(jì)方案。通過(guò)動(dòng)態(tài)的篩選，可以有效地保證硬件或者軟件預(yù)取策略的有效性。 與此同時(shí)，不正確的預(yù)取導(dǎo)致存儲(chǔ)器載入無(wú)效的 Cache 塊，造成 Cache 污染并增加存儲(chǔ)器訪問(wèn)帶寬。許多著名的處理器開(kāi)始支持預(yù)取指令，其中包括 HPPA8000[13]， PowerPC[14]等。 預(yù)取技術(shù) 研究現(xiàn)狀 存儲(chǔ)系 統(tǒng)是指計(jì)算機(jī)中存放指令和數(shù)據(jù)的各種存儲(chǔ)設(shè)備、控制器以及調(diào)度硬件和算法所組成的系統(tǒng)。 MIT 大學(xué)的 RAW[11]體系結(jié)構(gòu)是 Tile 體系結(jié)構(gòu)的典型代表，一個(gè) RAW 處理器由 16 個(gè)可編程的 Tile 組成。同時(shí)數(shù)字信號(hào)處理器的應(yīng)用范圍也越來(lái)越廣泛。程序訪問(wèn)的時(shí)間局部性是指最近被訪問(wèn)的數(shù)據(jù)或指令很快又將被訪問(wèn)的特性。 與此同時(shí)， 現(xiàn)代處理器速度的 高 速發(fā)展和存儲(chǔ)器速度的 相對(duì)較低 速發(fā)展導(dǎo)致處理器需要花費(fèi)大量時(shí)間等待存儲(chǔ)器數(shù)據(jù)的返回，這就是存儲(chǔ)墻問(wèn)題 [1]。 48 表 5 7 二維 DCT 算法訪存周期數(shù) 47 表 5 5 FIR 濾波算法訪存周期數(shù) 18 圖 2 15 PADC 的存儲(chǔ)器開(kāi)銷 17 圖 2 14 PADC 結(jié)構(gòu) 50 上海交通大學(xué)碩士學(xué)位論文 IX 表 錄 圖 2 12 一個(gè)跨步預(yù)取的程序段 26 圖 3 6 寫回控制的實(shí)現(xiàn)結(jié)構(gòu)圖 23 圖 3 4 MUL 模塊結(jié)構(gòu)圖 41 二維離散余弦變換 40 FIR 濾波 28 第四章 預(yù)取存儲(chǔ)系統(tǒng)設(shè)計(jì) 17 本章小結(jié) 9 SDRAM 單元概述 I ABSTRACT 本課題 采用了面積功耗