【正文】 OAD 指令實(shí)現(xiàn)預(yù)先將數(shù)據(jù)載入 Cache 的效果?；镜能浖A(yù)取方式可以分為簡(jiǎn)單預(yù)取，循環(huán)展開(kāi)以及軟件流水作業(yè)。硬件預(yù)取可以分為連續(xù)預(yù)取，基于步距的預(yù)取 ， 基于 Stream Buffer 的預(yù)取 以及基于相關(guān)性的預(yù)取 。 Xiaotong Zhuang 和HsienHsim S. Lee 提出了一種基于硬件的高速緩存污染過(guò)濾機(jī)制 [1819]。 Yao Guo 和 Pritish Narayanan 提出了多種硬件預(yù)取的低功耗優(yōu)化方法 [2021]。Chang Joo Lee 就提出了一種針對(duì)預(yù)取 優(yōu)化的 DRAM 控制器 [2225]。針對(duì)并行運(yùn)算簇內(nèi)分布式寄存器結(jié)構(gòu)產(chǎn)生的控制問(wèn)題找到合理的解決方法，以充分發(fā)揮分布式寄存器文件的優(yōu)勢(shì)。設(shè)計(jì)方案充分考慮多媒體應(yīng)用以及大規(guī)模數(shù)字信號(hào)處理應(yīng)用的特點(diǎn)，將片上預(yù)取高 性能緩沖存儲(chǔ)系統(tǒng) 與片外存儲(chǔ)器控制器相結(jié)合，通過(guò)預(yù)取將片外存儲(chǔ)器中數(shù)據(jù)預(yù)先載入片上預(yù)取 緩沖存儲(chǔ) ，將大量的訪存片外存儲(chǔ)器時(shí)間隱藏在運(yùn)算簇進(jìn)行運(yùn)算時(shí)間內(nèi)。 第一章主要介紹了論文的研究背景，數(shù)字信號(hào)處理器以及存儲(chǔ)預(yù)取技術(shù)國(guó)內(nèi)外研究現(xiàn)狀，提出研究目標(biāo)及主要內(nèi)容，列出論文的章節(jié)安排。 第三章提出了簇狀高性能運(yùn)算陣列設(shè)計(jì)方案。 第五章通過(guò)四種常見(jiàn)的數(shù)字信號(hào)處理算法，對(duì)整體設(shè)計(jì)進(jìn)行性能評(píng)估。因此存儲(chǔ)系統(tǒng) 呈現(xiàn)出 分層次的結(jié)構(gòu)，主要想法是將速度較快的存儲(chǔ)單元靠近處理器，將速度較慢但是容量較大的存儲(chǔ)單元放在較遠(yuǎn)的位置。然而分布式的結(jié)構(gòu)會(huì)對(duì)整個(gè)流水線以及內(nèi)部控制產(chǎn)生 相關(guān) 問(wèn)題。因此針對(duì)片外 SDRAM 和片上高速緩存間采用預(yù)取方案，能極大地提升系統(tǒng)整體性能，減少為了訪問(wèn)存儲(chǔ)器而造成的等待延遲。多個(gè)存儲(chǔ)元構(gòu)成一個(gè)存儲(chǔ)單元，許多存儲(chǔ)單元組合在一起形成存儲(chǔ)器。按照功能可以分為可編程只讀存儲(chǔ)器（ PROM）、可擦除可編程只讀存儲(chǔ)器（ EPROM）以及電子可擦除可編程只讀存儲(chǔ)器（ EEPROM）。動(dòng)態(tài)隨機(jī)存儲(chǔ)器通過(guò) MOS 電容充放電來(lái)存儲(chǔ)數(shù)據(jù)，通過(guò)電容是否有電荷來(lái)表示邏輯電平 1 或 0。 SRAM 速度要比 DRAM 快。 存儲(chǔ)層次結(jié)構(gòu) 現(xiàn)代計(jì)算機(jī)系統(tǒng)中存儲(chǔ)系統(tǒng)的地位越來(lái)越重要。 如圖 21 所示，越靠近處理器的存儲(chǔ)器速度越快 ，容量越小。寄存器是最靠近處理器的存儲(chǔ)器， 隨著處理器內(nèi)部結(jié)構(gòu)不斷復(fù)雜化， 由 VLIW 控制 的 多個(gè)功能單元并行執(zhí)行的形式出現(xiàn) 。 單指令多數(shù)據(jù)（ SIMD）方式執(zhí)行的多核陣列處理器將總共 有 N 個(gè)運(yùn)算單元（ ALU）分成 C個(gè)分組，每個(gè)分組稱為一個(gè)運(yùn)算簇（ Cluster），每個(gè)運(yùn)算簇包含 N/C 個(gè) ALU。 多個(gè)寄存器組構(gòu)成寄存器文件，根據(jù) Scott Rixner 的研究 [27]，集中式寄存器文件面積與 (N/C)3成正比。根據(jù) Scott Rixner 進(jìn)一步的研究，集中式寄存器和分布式寄存器文件在功耗方面的特性也與之類似。 上海交通大學(xué)碩士學(xué)位論文 9 圖 2 3 寄存器單元原理圖與版圖 3 Schematic and Layout of a Register Cell 雖然分布式寄存器文件具有面積和功耗的雙重優(yōu)勢(shì)，但是從控制來(lái)說(shuō)會(huì)有難度。本文第三章將著重解決分布式寄存器文件結(jié)構(gòu)造成的分處理通道 流水線寫(xiě)回控制問(wèn)題。電容充電后表示邏輯高電平，放電后表示邏輯低電平。寫(xiě)操作時(shí)行選通線置 1，晶體管 T 處于導(dǎo)通狀態(tài)，數(shù)據(jù)由列選通線存入電容 CS中。為了避免信息丟失，必須不斷刷新每個(gè)存儲(chǔ)單元中的信息。 如圖 25 所示， SDRAM 內(nèi)部為一個(gè)二維的存儲(chǔ)陣列。因此必須將 SDRAM 內(nèi)部分割成多個(gè) Bank 的結(jié)構(gòu)，一般采用 2 個(gè)或者 4 個(gè) Bank。對(duì)于每一個(gè) Bank 中基本存儲(chǔ)單元的容量是若干 bit，對(duì)于 SDRAM 而言這就是芯片的位寬。這樣可以使得 SDRAM 的操作完全在系統(tǒng)時(shí)鐘的控制下進(jìn)行，與系統(tǒng)的高速操作嚴(yán)格同步。 SDRAM 讀寫(xiě)操作 SDRAM 相對(duì)于 SRAM 的讀寫(xiě)操作來(lái)說(shuō)較為復(fù)雜，需要經(jīng)過(guò)多個(gè)步驟才能完成操作。其中模式寄存器的值一般通過(guò) 12 位地址線對(duì)其進(jìn)行設(shè)定。因此地址線上的數(shù)據(jù)表示行地址。由于是地址復(fù)用 ，此時(shí)實(shí)用的依舊是 A0A11 地址線。讀寫(xiě)時(shí)序如圖 27 所示。tRCD是 SDRAM 的一個(gè)重要參數(shù)，廣義上以時(shí)鐘周期數(shù)為單位。定義 CAS 與讀取命令發(fā)出到數(shù)據(jù)輸出的時(shí)間為 CL（ CAS Latency， CAS 潛伏期）。目前內(nèi)存控制器一次讀寫(xiě) Bank 位寬的數(shù)據(jù)，一般為 8 或 4 個(gè)字節(jié)。如圖 210 所示，突發(fā)讀取模式下，制定起始列地址和突發(fā)長(zhǎng)度，尋址和讀取將自動(dòng)進(jìn)行。在模式寄存器設(shè)定的時(shí)候，出了制定突發(fā)長(zhǎng)度，還制定了突發(fā)傳輸順序，可以是順序傳輸也可以是交錯(cuò)傳輸。 載入模式寄存器命令是在初始化階段將設(shè)定的配置讀入 SDRAM 的模式寄存器中。進(jìn)行突發(fā)操作時(shí)，只需要在讀寫(xiě)第一個(gè)數(shù)據(jù)時(shí)發(fā)出讀寫(xiě)命令，之后 SDRAM后根據(jù)突發(fā)長(zhǎng)度和突發(fā)模式進(jìn)行傳輸。 刷新命令是對(duì)于 SDRAM 中的數(shù)據(jù)進(jìn)行刷新，避免因?yàn)槁╇娫斐纱鎯?chǔ)信息丟上海交通大學(xué)碩士學(xué)位論文 15 失。刷新過(guò)程中所有的 Bank 停止工作，每次刷新占用 9 個(gè)時(shí)鐘周期，之后進(jìn)入正常工作狀態(tài)。眾所周知，片上訪存速度要遠(yuǎn)遠(yuǎn)高于片外訪存。因?yàn)榧尤肓舜罅康念A(yù)取指令，同時(shí)顯示的預(yù)取指令需要計(jì)算出準(zhǔn)確的預(yù)取地址，從而導(dǎo)致不能 夠 及時(shí)的發(fā)出預(yù)取指令以足夠隱藏訪存延時(shí)，影響了性能的提高。 i3。 /*添加預(yù)取指令后 */ /*為了說(shuō)明問(wèn)題簡(jiǎn)單起見(jiàn)，代碼中并沒(méi)有表達(dá)出邊界情況 */ for(i=0。 j++){ prefetch(a[i][j+7]) a[i][j] = b[j][0] * b[j+1][0]。 硬件預(yù)取 硬件預(yù)取是由硬件根據(jù)訪存的歷史信息，對(duì)未來(lái)可能的訪存單元預(yù)先取入Cache，從而在數(shù)據(jù)真正被用到時(shí)不會(huì)造成 Cache 失效。 OBL 方案根據(jù)訪問(wèn)塊的不同，實(shí)施的方法也不相同。 Tagged Prefetch算法是將存儲(chǔ)器中的每一個(gè)塊 標(biāo)記 一個(gè) tag 位，用以檢測(cè)一個(gè)塊是否需要進(jìn)行預(yù)取，以及是否是第一次訪問(wèn)。針對(duì)這類循環(huán)結(jié)構(gòu)的陣列訪問(wèn)，文獻(xiàn) [3134]提出了相應(yīng)的預(yù)取方案。 這種方案需要記錄指令上一個(gè)訪問(wèn)的地址以及地址間的步距值。 j100。 上海交通大學(xué)碩士學(xué)位論文 17 中每一條訪存指令的信息都記錄下來(lái)是不可能的。當(dāng)指令 i 再次執(zhí)行的時(shí)候，若它仍然未 被替換出去，則利用 RPT 中的 先前地址 ，可以計(jì)算出兩次訪存地址的步距值。 Chang Joo Lee 提出了一種針對(duì)預(yù)取優(yōu)化的 DRAM 控制器（ PADC） [22]。因此首先要衡量預(yù)取準(zhǔn)確性。 ：這個(gè)計(jì)數(shù)器記錄有用的預(yù)取數(shù)。 關(guān)鍵請(qǐng)求 包括 常規(guī)訪存請(qǐng)求 以及 有效預(yù)取請(qǐng)求 。從而優(yōu)化了系統(tǒng)性能。 APD 監(jiān)視每個(gè)核的 預(yù)取請(qǐng)求 并將在 訪存請(qǐng)求緩存 中存在超過(guò) 閥。 APD 旨在通過(guò)刪除早 期 的 預(yù)取請(qǐng)求 來(lái)克服上述的限制。 具有更高優(yōu)先級(jí) 依次按照上述四項(xiàng)原則進(jìn)行動(dòng)態(tài)調(diào)度。 APS 基于 預(yù)取準(zhǔn)確性 來(lái)調(diào)整 常規(guī)訪存請(qǐng)求 和 預(yù)取訪存請(qǐng)求 的優(yōu)先級(jí)。需要如下硬件開(kāi)銷： ：這 一標(biāo)志 位顯示訪存是否是由預(yù)取產(chǎn)生的。如圖 214 所示： 上海交通大學(xué)碩士學(xué)位論文 18 M e m o r y r e q u e s t b u f f e rA d a p t i v e P r e f e t c h S c h e d u l i n g ( A P S )A d a p t i v e P r e f e t c h D r o p p i n g ( A P D )P r e f e t c h A w a r e D R A M C o n t r o l l e rP r e f e t c h a c c u r a c y f r o m e a c h c o r eU p d a t eD r o pR e q u e s t P r i o r i t yR e q u e s t i n f o r m a t i o nD R A M c o m m a n d amp。 預(yù)取的實(shí)質(zhì)也是從片外 SDRAM 取數(shù)據(jù)，因此和 SDRAM 關(guān)系也很密切。表中包括程序計(jì)數(shù)器（ PC）的 tag，該指令前一次的訪問(wèn)地址，以及建立起來(lái)的步距和狀態(tài)信息。 k100。 i100。假設(shè)存儲(chǔ)器指令 i 在三次連續(xù)的循環(huán)中訪問(wèn)的地址為 a1， a2， a3，首先對(duì)步距進(jìn)行計(jì)算： (a2a1) =δ。 當(dāng)執(zhí)行的程序表現(xiàn)出 良 好的空間局部性的時(shí)候，采用連續(xù)的預(yù)取方案是最有效的。PrefetchonMiss 算法即發(fā)生缺失時(shí)才進(jìn)行預(yù)取。由于硬件預(yù)取是基于訪存的歷史信息來(lái)預(yù)測(cè)未來(lái)的訪存模式，從而可以在數(shù)據(jù)使用之前將其從下一級(jí)的存儲(chǔ)器中取回。 若預(yù)取指令插入過(guò)早，又可能在數(shù)據(jù)沒(méi)有被真正訪問(wèn)以前就被替換出去。 i++) for(j=0。 j100。 如 圖 211所示 是一個(gè)典型的加入了預(yù)取指令 后 的軟件預(yù)取代碼片段： 圖 2 11 軟件預(yù)取算法 11 Software Based Prefetch 單純的軟件預(yù)取 難度 在于編譯應(yīng)該在什么位置插入預(yù)取指令。 軟件預(yù)取 當(dāng)代微處理器大都提供了預(yù)取指令來(lái)支持 基于 軟件的預(yù)取。 存儲(chǔ)預(yù)取技術(shù) 片上和片外存儲(chǔ)設(shè)備速度的差異導(dǎo)致帶寬瓶頸出現(xiàn)在片外速度較慢的存儲(chǔ)器。 SDRAM 內(nèi)部有一個(gè)行地址生成器用來(lái)自動(dòng)依次生成行地址。預(yù)充電命令可以將某一個(gè)Bank 或者全部的 Bank 中行緩存信息寫(xiě)回存儲(chǔ)陣列中。 激活命令在讀寫(xiě)操作之前進(jìn)行 ，通過(guò) Active 命令將存儲(chǔ) 陣列中某個(gè) Bank 中的某一行打開(kāi)，因此執(zhí)行 Active 命令時(shí)需要指定 Bank 和行地址，而要激活同一個(gè) Bank 中的 另 一行時(shí)，需要將目前位于緩沖器的信息寫(xiě)回存儲(chǔ)陣列中 讀寫(xiě)命令在 Active 命令之后進(jìn)行，讀操作需要經(jīng)過(guò) CAS Latency 的延遲時(shí)間才會(huì)將數(shù)