【正文】 0 . 5 0 .0 0 .5 1 .0 1 .5 2 .0 2 .5 3 .0 3 .5 4 .0 4 .5 5 .0 5 .5 Voltage (V)v ( v 2 0 )v ( Y )DC 從直流分析可以看出， 閾值電壓恰好等于 ，和設計的理想情況吻合，滿足設計要求。 瞬態(tài)分析 0 5 0 1 0 0 1 5 0 2 0 0 2 5 0 3 0 0 T i m e ( n s) 0 . 5 0 .0 0 .5 1 .0 1 .5 2 .0 2 .5 3 .0 3 .5 4 .0 4 .5 5 .0 5 .5 Voltage (V)v ( Y )v ( C s )T R A N 從瞬態(tài)分析波形圖 中可以看出 TpLH= tpHL= tr= tf= 所以 tpd,total= ?? )(41 25ns 所以器件延遲時間 和延遲估計相近，且滿足設計要求 。 21 功耗分析 0 .5 1 .0 1 .5 2 .0 v 2 0 ( V ) 0 . 5 0 .0 0 .5 1 .0 1 .5 2 .0 2 .5 3 .0 3 .5 4 .0 4 .5 5 .0 Power (mW)p ( v 2 2 )p ( V 2 1 )P 由波形圖可以看出，使用 模型設計的 74HC139 的 P(V21)= P(V22)= 所以 Ptotal= ? ? ??? =，與功耗估計的 非常接近， 且滿足設計要求。 七、版圖設計 各模塊版圖設計 輸入級版圖 22 輸入緩沖級版圖 三輸入與非門版圖 23 輸出級版圖 調用含有保護電路的 pad 元件 pad 元件版圖 24 總版圖 未加 pad的 74HC139 整體版圖 25 在總電路圖中調用 MOSISI： mhp_ns8 中的 EXT PAD 單元模型，把 pad 中的信號端及保護電路的電源端和接地端與電路版圖的相應端口對接好。得到包含保護電路的完整版圖： 電路網表匹配（ LVS）檢查 電路圖提取的網表文件 (.sp)與版圖提取的網表文件 (.spc)，進行元件和節(jié)點的匹配檢查。如果匹配，表明版圖的連接及版圖中各管子的生成是正確的。因此，只要保證電路圖是正確的， LVS 檢查就可以驗證版圖的正確性。 總原理圖 26 由電路圖提取網表文件與電路版圖提取的網表文件，通過 LVS 進行對比匹配。 27 打開 Layout Versus ，新建 .lvs 文件進行參數設置。 28 設置完后按下 進行匹配。 29 經過 LVS檢驗，證明版圖和原理圖完全對等，版圖設計沒有錯誤。 版圖數據提交 將設計的版圖轉換成制造掩模用的碼流數據，用 GDSII 格式。將在 LEDIT的界面，點擊 File→ Export Mask Data→ GDSII→ EXPORT，即可得到（ .gds）以及（ .log）的文件。如下面列出了（ .log）的內容： GDSII Export... TDB File: F:\bantu\total2\ GDSII File: F:\bantu\total2\ Option Settings: Do not export hidden objects: ON Overwrite data type on export: ON 30 Calculate MOSIS checksum: OFF Check for selfintersecting polygons and wires: OFF Write XRefCells as links: OFF Preserve case of cell names: ON Restrict cell names to 32 characters. All cells are being exported Use custom GDSII units: 1 database unit = microns, 1 database unit = user units. Fracture polygons: OFF Manufacturing grid for circle and curve approximation: Lambda All ports with port boxes will be converted to point ports Checking XRef Cell links ... Checking GDSII Numbers ... Checking for Hidden Layers and Objects ... Warning 14: Found Port(s) in cell Cell0 on layer ntran with no GDSII Number. (Action: Ignored these objects) Warning 14: Found Port(s) in cell Cell0 on layer ptran with no GDSII Number. (Action: Ignored these objects) Writing actual GDSII data ... Completed writing actual GDSII data ... Summary: Export pleted 0 error(s), 2 warning(s) Elapsed Time: seconds 31 八、心得體會 這次課程設計 比較復雜，既需要理論分析計算，又需要原理圖和版圖設計，是一個比較綜合性的集成電路課程設計。剛開始理論分析計算的時候，由于數據對于后期的版圖設計是很關鍵的部分，計算量也很大，所以計算的時候非常小心，一個數據往往要算上兩三次，反復確認沒有錯誤才進行下一個數據的計算，花費了很多時間和精力，但是也從中理解了很多以前一知半解的東西，從而使理論的知識更好的消化和吸收。在版圖設計的時候，每畫出一部分的版圖都要 DRC 一下，確認沒有錯誤再進行下一步的版圖設計。從中我也體會到需要細心，耐心，才能夠畫好一個版圖，也只有這樣才能做好課程設計，甚至每一份工作，都需要有這樣的素質。后期的 LVS 檢測是一個最重要的，也是最為辛苦的部分。往往看起來畫出的版圖和原理圖應該是完全對等的，可是在 LVS 中總是提示 not equal，這時候我就只能耐心的閱讀英文提示，并且從相關信息中判斷到底是版圖還是原理圖出錯（當然一般是版圖連接的問題），然后仔細的觀察原理圖和版圖的 SPICE文 件語句，通過 SPICE 語句以及對版圖，原理圖的細心觀察，最終找出不對等的地方進行修改，最后成功通過了 LVS 測試。 這一次的課程設計我覺得受益匪淺，以前的理論知識是遠遠不足的，通過課程設計，自己自主的查閱資料， 了解了很多相關的知識，使自己的知識儲備得到擴充，也提升了自己的自學能力和 設計能力。通過理論結合實際，在進行課程設計的過程中，把自己學到的知識成功的運用在了實際生產設計上面，讓理論與實際有效地結合，這是一種能力的升華。在設計的過程中遇到了很多困難，都通過自己的細心和耐心最終解決了困難。當然其中也有老師和同 學們的悉心指導和無私幫助，在這里也謝謝指導老師和幫助過我的同學們。 九、參考文獻 1．上網收集相關資料 . 2．陳先朝 . 集成電路課程設計指導書 . 2020. 3． 廖裕評，陸瑞強編 . Tanner Pro 集成電路設計與布局實戰(zhàn)指導 [M]. 北京：科學出版社， 20204 年 ： 1～ 274. 4． 朱正 涌 . 半導體集成電路 [M]. 北京： 清華大學出版社 ， 2020 年 ： 388～ 409. 5． 王志功 等 . 集成電路設計 [M]. 北京：電子工業(yè) 出版社， 2020 年 ： 1～ 295.