【正文】 0 . 5 0 .0 0 .5 1 .0 1 .5 2 .0 2 .5 3 .0 3 .5 4 .0 4 .5 5 .0 5 .5 Voltage (V)v ( v 2 0 )v ( Y )DC 從直流分析可以看出， 閾值電壓恰好等于 ，和設(shè)計(jì)的理想情況吻合，滿(mǎn)足設(shè)計(jì)要求。 瞬態(tài)分析 0 5 0 1 0 0 1 5 0 2 0 0 2 5 0 3 0 0 T i m e ( n s) 0 . 5 0 .0 0 .5 1 .0 1 .5 2 .0 2 .5 3 .0 3 .5 4 .0 4 .5 5 .0 5 .5 Voltage (V)v ( Y )v ( C s )T R A N 從瞬態(tài)分析波形圖 中可以看出 TpLH= tpHL= tr= tf= 所以 tpd,total= ?? )(41 25ns 所以器件延遲時(shí)間 和延遲估計(jì)相近，且滿(mǎn)足設(shè)計(jì)要求 。 21 功耗分析 0 .5 1 .0 1 .5 2 .0 v 2 0 ( V ) 0 . 5 0 .0 0 .5 1 .0 1 .5 2 .0 2 .5 3 .0 3 .5 4 .0 4 .5 5 .0 Power (mW)p ( v 2 2 )p ( V 2 1 )P 由波形圖可以看出，使用 模型設(shè)計(jì)的 74HC139 的 P(V21)= P(V22)= 所以 Ptotal= ? ? ??? =，與功耗估計(jì)的 非常接近， 且滿(mǎn)足設(shè)計(jì)要求。 七、版圖設(shè)計(jì) 各模塊版圖設(shè)計(jì) 輸入級(jí)版圖 22 輸入緩沖級(jí)版圖 三輸入與非門(mén)版圖 23 輸出級(jí)版圖 調(diào)用含有保護(hù)電路的 pad 元件 pad 元件版圖 24 總版圖 未加 pad的 74HC139 整體版圖 25 在總電路圖中調(diào)用 MOSISI： mhp_ns8 中的 EXT PAD 單元模型，把 pad 中的信號(hào)端及保護(hù)電路的電源端和接地端與電路版圖的相應(yīng)端口對(duì)接好。得到包含保護(hù)電路的完整版圖： 電路網(wǎng)表匹配（ LVS）檢查 電路圖提取的網(wǎng)表文件 (.sp)與版圖提取的網(wǎng)表文件 (.spc)，進(jìn)行元件和節(jié)點(diǎn)的匹配檢查。如果匹配，表明版圖的連接及版圖中各管子的生成是正確的。因此，只要保證電路圖是正確的， LVS 檢查就可以驗(yàn)證版圖的正確性。 總原理圖 26 由電路圖提取網(wǎng)表文件與電路版圖提取的網(wǎng)表文件，通過(guò) LVS 進(jìn)行對(duì)比匹配。 27 打開(kāi) Layout Versus ，新建 .lvs 文件進(jìn)行參數(shù)設(shè)置。 28 設(shè)置完后按下 進(jìn)行匹配。 29 經(jīng)過(guò) LVS檢驗(yàn)，證明版圖和原理圖完全對(duì)等，版圖設(shè)計(jì)沒(méi)有錯(cuò)誤。 版圖數(shù)據(jù)提交 將設(shè)計(jì)的版圖轉(zhuǎn)換成制造掩模用的碼流數(shù)據(jù)，用 GDSII 格式。將在 LEDIT的界面，點(diǎn)擊 File→ Export Mask Data→ GDSII→ EXPORT，即可得到（ .gds）以及（ .log）的文件。如下面列出了（ .log）的內(nèi)容： GDSII Export... TDB File: F:\bantu\total2\ GDSII File: F:\bantu\total2\ Option Settings: Do not export hidden objects: ON Overwrite data type on export: ON 30 Calculate MOSIS checksum: OFF Check for selfintersecting polygons and wires: OFF Write XRefCells as links: OFF Preserve case of cell names: ON Restrict cell names to 32 characters. All cells are being exported Use custom GDSII units: 1 database unit = microns, 1 database unit = user units. Fracture polygons: OFF Manufacturing grid for circle and curve approximation: Lambda All ports with port boxes will be converted to point ports Checking XRef Cell links ... Checking GDSII Numbers ... Checking for Hidden Layers and Objects ... Warning 14: Found Port(s) in cell Cell0 on layer ntran with no GDSII Number. (Action: Ignored these objects) Warning 14: Found Port(s) in cell Cell0 on layer ptran with no GDSII Number. (Action: Ignored these objects) Writing actual GDSII data ... Completed writing actual GDSII data ... Summary: Export pleted 0 error(s), 2 warning(s) Elapsed Time: seconds 31 八、心得體會(huì) 這次課程設(shè)計(jì) 比較復(fù)雜，既需要理論分析計(jì)算，又需要原理圖和版圖設(shè)計(jì)，是一個(gè)比較綜合性的集成電路課程設(shè)計(jì)。剛開(kāi)始理論分析計(jì)算的時(shí)候，由于數(shù)據(jù)對(duì)于后期的版圖設(shè)計(jì)是很關(guān)鍵的部分，計(jì)算量也很大，所以計(jì)算的時(shí)候非常小心，一個(gè)數(shù)據(jù)往往要算上兩三次，反復(fù)確認(rèn)沒(méi)有錯(cuò)誤才進(jìn)行下一個(gè)數(shù)據(jù)的計(jì)算，花費(fèi)了很多時(shí)間和精力，但是也從中理解了很多以前一知半解的東西，從而使理論的知識(shí)更好的消化和吸收。在版圖設(shè)計(jì)的時(shí)候，每畫(huà)出一部分的版圖都要 DRC 一下，確認(rèn)沒(méi)有錯(cuò)誤再進(jìn)行下一步的版圖設(shè)計(jì)。從中我也體會(huì)到需要細(xì)心，耐心，才能夠畫(huà)好一個(gè)版圖，也只有這樣才能做好課程設(shè)計(jì)，甚至每一份工作，都需要有這樣的素質(zhì)。后期的 LVS 檢測(cè)是一個(gè)最重要的，也是最為辛苦的部分。往往看起來(lái)畫(huà)出的版圖和原理圖應(yīng)該是完全對(duì)等的，可是在 LVS 中總是提示 not equal，這時(shí)候我就只能耐心的閱讀英文提示，并且從相關(guān)信息中判斷到底是版圖還是原理圖出錯(cuò)（當(dāng)然一般是版圖連接的問(wèn)題），然后仔細(xì)的觀察原理圖和版圖的 SPICE文 件語(yǔ)句，通過(guò) SPICE 語(yǔ)句以及對(duì)版圖，原理圖的細(xì)心觀察，最終找出不對(duì)等的地方進(jìn)行修改，最后成功通過(guò)了 LVS 測(cè)試。 這一次的課程設(shè)計(jì)我覺(jué)得受益匪淺，以前的理論知識(shí)是遠(yuǎn)遠(yuǎn)不足的，通過(guò)課程設(shè)計(jì)，自己自主的查閱資料， 了解了很多相關(guān)的知識(shí)，使自己的知識(shí)儲(chǔ)備得到擴(kuò)充，也提升了自己的自學(xué)能力和 設(shè)計(jì)能力。通過(guò)理論結(jié)合實(shí)際，在進(jìn)行課程設(shè)計(jì)的過(guò)程中，把自己學(xué)到的知識(shí)成功的運(yùn)用在了實(shí)際生產(chǎn)設(shè)計(jì)上面，讓理論與實(shí)際有效地結(jié)合，這是一種能力的升華。在設(shè)計(jì)的過(guò)程中遇到了很多困難，都通過(guò)自己的細(xì)心和耐心最終解決了困難。當(dāng)然其中也有老師和同 學(xué)們的悉心指導(dǎo)和無(wú)私幫助，在這里也謝謝指導(dǎo)老師和幫助過(guò)我的同學(xué)們。 九、參考文獻(xiàn) 1．上網(wǎng)收集相關(guān)資料 . 2．陳先朝 . 集成電路課程設(shè)計(jì)指導(dǎo)書(shū) . 2020. 3． 廖裕評(píng)，陸瑞強(qiáng)編 . Tanner Pro 集成電路設(shè)計(jì)與布局實(shí)戰(zhàn)指導(dǎo) [M]. 北京：科學(xué)出版社， 20204 年 ： 1～ 274. 4． 朱正 涌 . 半導(dǎo)體集成電路 [M]. 北京： 清華大學(xué)出版社 ， 2020 年 ： 388～ 409. 5． 王志功 等 . 集成電路設(shè)計(jì) [M]. 北京：電子工業(yè) 出版社， 2020 年 ： 1～ 295.