【導(dǎo)讀】設(shè)計周期，降低設(shè)計成本。本文介紹的是數(shù)字信號交通燈，利用EDA. 陣列)芯片設(shè)計來實現(xiàn)系統(tǒng)控制功能。率低、電路簡單,且體積小的特點。本畢業(yè)設(shè)計采用的是Altera公司。真和硬件實現(xiàn)兩種方式實現(xiàn)并驗證數(shù)字信號交通燈的功能。

　　

【正文】 NTO 0)。 DJS_SN_OUT_SW1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 DJS_SN_OUT_GW1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END DISPLAY_SMG。 ARCHITECTURE ONE OF DISPLAY_SMG IS BEGIN PROCESS(DJS_EW_OUT_SW,DJS_EW_OUT_GW,DJS_SN_OUT_SW,DJS_SN_OUT_GW) BEGIN CASE DJS_EW_OUT_SW IS WHEN 0 = DJS_EW_OUT_SW1=00111111。 WHEN 1 = DJS_EW_OUT_SW1=00000110。 WHEN 2 = DJS_EW_OUT_SW1=01011011。 WHEN 3 = DJS_EW_OUT_SW1=01001111。 WHEN 4 = DJS_EW_OUT_SW1=01100110。 WHEN 5 = DJS_EW_OUT_SW1=01101101。 WHEN 6 = DJS_EW_OUT_SW1=01111101。 WHEN 7 = DJS_EW_OUT_SW1=00000111。 WHEN 8 = DJS_EW_OUT_SW1=01111111。 WHEN 9 = DJS_EW_OUT_SW1=01101111。 WHEN OTHERS = DJS_EW_OUT_SW1=00000000。 END CASE。 CASE DJS_EW_OUT_GW IS WHEN 0 = DJS_EW_OUT_GW1=00111111。 33 WHEN 1 = DJS_EW_OUT_GW1=00000110。 WHEN 2 = DJS_EW_OUT_GW1=01011011。 WHEN 3 = DJS_EW_OUT_GW1=01001111。 WHEN 4 = DJS_EW_OUT_GW1=01100110。 WHEN 5 = DJS_EW_OUT_GW1=01101101。 WHEN 6 = DJS_EW_OUT_GW1=01111101。 WHEN 7 = DJS_EW_OUT_GW1=00000111。 WHEN 8 = DJS_EW_OUT_GW1=01111111。 WHEN 9 = DJS_EW_OUT_GW1=01101111。 WHEN OTHERS = DJS_EW_OUT_GW1=00000000。 END CASE。 CASE DJS_SN_OUT_SW IS WHEN 0 = DJS_SN_OUT_SW1=00111111。 WHEN 1 = DJS_SN_OUT_SW1=00000110。 WHEN 2 = DJS_SN_OUT_SW1=01011011。 WHEN 3 = DJS_SN_OUT_SW1=01001111。 WHEN 4 = DJS_SN_OUT_SW1=01100110。 WHEN 5 = DJS_SN_OUT_SW1=01101101。 WHEN 6 = DJS_SN_OUT_SW1=01111101。 WHEN 7 = DJS_SN_OUT_SW1=00000111。 WHEN 8 = DJS_SN_OUT_SW1=01111111。 WHEN 9 = DJS_SN_OUT_SW1=01101111。 WHEN OTHERS = DJS_SN_OUT_SW1=00000000。 END CASE。 CASE DJS_SN_OUT_GW IS WHEN 0 = DJS_SN_OUT_GW1=00111111。 WHEN 1 = DJS_SN_OUT_GW1=00000110。 WHEN 2 = DJS_SN_OUT_GW1=01011011。 WHEN 3 = DJS_SN_OUT_GW1=01001111。 WHEN 4 = DJS_SN_OUT_GW1=01100110。 WHEN 5 = DJS_SN_OUT_GW1=01101101。 WHEN 6 = DJS_SN_OUT_GW1=01111101。 WHEN 7 = DJS_SN_OUT_GW1=00000111。 WHEN 8 = DJS_SN_OUT_GW1=01111111。 WHEN 9 = DJS_SN_OUT_GW1=01101111。 WHEN OTHERS = DJS_SN_OUT_GW1=00000000。 END CASE。 END PROCESS。 END。 （ DCSJ） LIBRARY IEEE。 USE 。 USE 。 ENTITY DCSJ IS 34 PORT(RESET,CLK:IN STD_LOGIC。 EW_LRGY:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 SN_LRGY:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 EW_DJS_DISPLAY:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)。 SN_DJS_DISPLAY:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 END DCSJ。 ARCHITECTURE ONE OF DCSJ IS COMPONENT FPQ IS PORT(RESET,CLK_50MHz:IN STD_LOGIC。 CLK_1Hz:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT CONTROL_STATUS PORT(RESET,CLK:IN STD_LOGIC。 STATUS:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 LOAD_EW,LOAD_SN:OUT STD_LOGIC。 DJS_EW,DJS_SN:OUT INTEGER RANGE 0 TO 80)。 END COMPONENT。 COMPONENT DISPLAY_LIGHT PORT(CLK:IN STD_LOGIC。 STATUS:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 EW_LRGY:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 SN_LRGY:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT。 COMPONENT EW_DJS PORT(CLK,LOAD_EW:IN STD_LOGIC。 DJS_EW_IN:IN INTEGER RANGE 0 TO 80。 DJS_EW_OUT:OUT INTEGER RANGE 0 TO 80)。 END COMPONENT。 COMPONENT SN_DJS PORT(CLK,LOAD_SN:IN STD_LOGIC。 DJS_SN_IN:IN INTEGER RANGE 0 TO 80。 DJS_SN_OUT:OUT INTEGER RANGE 0 TO 80)。 END COMPONENT。 COMPONENT TO_8421_BCD PORT(DJS_EW_OUT,DJS_SN_OUT:IN INTEGER RANGE 0 TO 80。 DJS_EW_OUT_SW,DJS_EW_OUT_GW:OUT INTEGER RANGE 0 TO 9。 DJS_SN_OUT_SW,DJS_SN_OUT_GW:OUT INTEGER RANGE 0 TO 9)。 END COMPONENT。 COMPONENT DISPLAY_SMG PORT(DJS_EW_OUT_SW,DJS_EW_OUT_GW:IN INTEGER RANGE 0 TO 9。 DJS_SN_OUT_SW,DJS_SN_OUT_GW:IN INTEGER RANGE 0 TO 9。 DJS_EW_OUT_SW1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 DJS_EW_OUT_GW1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 DJS_SN_OUT_SW1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 35 DJS_SN_OUT_GW1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT。 SIGNAL CLK_TEMP:STD_LOGIC。 SIGNAL STATUS_TEMP:STD_LOGIC_VECTOR(2 DOWNTO 0)。 SIGNAL LOAD_EW_TEMP,LOAD_SN_TEMP:STD_LOGIC。 SIGNAL DJS_EW_TEMP,DJS_SN_TEMP:INTEGER RANGE 0 TO 80。 SIGNAL DJS_EW_TEMP_1,DJS_SN_TEMP_1:INTEGER RANGE 0 TO 80。 SIGNAL DJS_EW_OUT_SW_TEMP:INTEGER RANGE 0 TO 9。 SIGNAL DJS_EW_OUT_GW_TEMP:INTEGER RANGE 0 TO 9。 SIGNAL DJS_SN_OUT_SW_TEMP:INTEGER RANGE 0 TO 9。 SIGNAL DJS_SN_OUT_GW_TEMP:INTEGER RANGE 0 TO 9。 BEGIN U0:FPQ PORT MAP(RESET,CLK,CLK_TEMP)。 U1:CONTROL_STATUS PORT MAP(RESET,CLK_TEMP,STATUS_TEMP, LOAD_EW_TEMP,LOAD_SN_TEMP,DJS_EW_TEMP,DJS_SN_TEMP)。 U2:DISPLAY_LIGHT PORT MAP(CLK_TEMP,STATUS_TEMP,EW_LRGY, SN_LRGY)。 U3:EW_DJS PORT MAP(CLK_TEMP,LOAD_EW_TEMP,DJS_EW_TEMP, DJS_EW_TEMP_1)。 U4:SN_DJS PORT MAP(CLK_TEMP,LOAD_SN_TEMP,DJS_SN_TEMP, DJS_SN_TEMP_1)。 U5:TO_8421_BCD PORT MAP(DJS_EW_TEMP_1,DJS_SN_TEMP_1, DJS_EW_OUT_SW_TEMP,DJS_EW_OUT_GW_TEMP,DJS_SN_OUT_SW_TEMP, DJS_SN_OUT_GW_TEMP)。 U6:DISPLAY_SMG PORT MAP(DJS_EW_OUT_SW_TEMP,DJS_EW_OUT_GW_TEMP, DJS_SN_OUT_SW_TEMP,DJS_SN_OUT_GW_TEMP,EW_DJS_DISPLAY(15 DOWNTO 8),EW_DJS_DISPLAY(7 DOWNTO 0),SN_DJS_DISPLAY(15 DOWNTO 8),SN_DJS_DISPLAY(7 DOWNTO 0))。 END。 36 附 錄 2 37 答 謝 首先 ，我要感謝我的指導(dǎo)老師王書志 教授。 雖然 我 已經(jīng)對 EDA 和FPGA 有了初步的了解，但是完成本次畢業(yè)設(shè)計單單靠我個 人的力量是有限的。在本次畢業(yè)設(shè)計中，是王 教授 一直督促并指導(dǎo)我的畢業(yè)設(shè)計工作。沒有王老師的耐心督促，我的工作進度很可能會就拖不前；沒有王老師的悉心指導(dǎo)，我的工作肯定要走很多不必要的彎路。所以在此我向王老師表示我誠摯的謝意。 其次 ，我要感謝電氣工程學(xué)院的所有老師在大學(xué)期間對我的培養(yǎng)。不僅使我掌握了許多新知識，而且教會我做人做事的道理，幫助我樹立了正確的人生觀價值觀，這將對我以后的生活、學(xué)習(xí)、工作起到至關(guān)重要的作用，在此我要感謝你們，真心的感謝你們。 最后 ，我還要感謝我周圍的所有同學(xué)朋友們，是他們給予我支持、關(guān)心 和幫助，使我成功的完成了畢業(yè)設(shè)計，在此我向他們表示衷心的感謝。 鑒于我的經(jīng)驗不足，知識有限，所以在這次畢業(yè)設(shè)計中難免存在一些不足及錯誤之處，所以還各位老師給予批評指正。