【導(dǎo)讀】款智力競賽搶答器,且給出了各模塊及具體電路圖。并利Altera公司的開發(fā)平臺(tái)。隨著我國經(jīng)濟(jì)和文化事業(yè)的發(fā)展，在很多公開競爭場合要求有公正的競爭裁。決，諸如證券、股票交易及各種智力競賽等,因此出現(xiàn)了搶答器。數(shù)很多時(shí)，實(shí)現(xiàn)起來就更為困難。因此我們設(shè)計(jì)了以FPGA器件的新型智能的搶。FPGA的搶答器又稱為第一信號(hào)鑒別器，其主要應(yīng)用于各種知識(shí)競賽、文。FPGA技術(shù)正處于高速發(fā)展時(shí)期，新型芯片的規(guī)模越來越大，成。爭奪ASIC的市場份額。為替代ASIC來實(shí)現(xiàn)電子系統(tǒng)的前景將日趨光明。

　　

【正文】 圖 搶答鑒別模塊 此模塊為搶答鑒別模塊： 圖 搶答鑒別模塊 此模塊的作用為當(dāng)主持人按下開始按鈕，即 CLR 為復(fù)位后，為低電平時(shí)有效，搶答開始， A,B,C,D 為選手開始搶答，高電平有效，最后鑒別出誰是最先搶答的，是有效的搶答。這就是搶答鑒別模塊的作用。 19 計(jì)分電路模塊 計(jì)分模塊是有加分系統(tǒng)，計(jì)分系統(tǒng)和復(fù)位系統(tǒng)組成的， ADD 為加分按鈕，運(yùn)行模塊是首先設(shè)定周期脈沖，定時(shí)加 1，由搶答鑒別模塊 輸出的 STATES 給 CHOS決定了哪組的計(jì)分。 A， B， C， D4 組計(jì)分值分別由 AA[2..0]， BB[2..0]， CC[2..0]，DD[2..0]表示。 圖 計(jì)分電路模塊 計(jì)時(shí)電路模塊 計(jì)時(shí)電路模塊中， CLK 為計(jì)時(shí)脈沖信號(hào)，計(jì)時(shí)預(yù)置控制端 LDN 與計(jì)時(shí)使能端EN 為高電平時(shí)起作用，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整 TA， TB 皆為賦予的隨意的脈沖。計(jì)時(shí)模塊在搶答器中的作用就是計(jì)算時(shí)間，超時(shí)搶答則為無效。 20 圖 計(jì)時(shí)電路模塊 譯碼電路模塊 、靜態(tài)譯碼模塊： 靜態(tài)譯碼模塊的作用即時(shí)是顯示搶 答的組別和將每個(gè)組別的分?jǐn)?shù)的顯示在顯示器上。 圖 譯碼電路模塊 動(dòng)態(tài)譯碼模塊 此顯示的實(shí)現(xiàn)方法是一次點(diǎn)亮各個(gè) LED 數(shù)碼管，循環(huán)進(jìn)行顯示。即一個(gè)數(shù)碼管顯示之后另一個(gè)數(shù)碼管馬上顯示，利用人眼的視覺暫留特性，可以分到多個(gè)數(shù)碼管同時(shí)顯示的效果。 采用掃描的方式實(shí)現(xiàn) LED 數(shù)碼管大動(dòng)態(tài)顯示，控制好數(shù)碼管之間的演示時(shí)相當(dāng)重要的。 根據(jù)人眼視覺暫留原理， LED 數(shù)碼管每秒的導(dǎo)通 16 次以上，人眼就無法分辨 LED 數(shù)碼管短暫的不亮，認(rèn)為是一直點(diǎn)亮的。 但是，延時(shí)也不是越小越好，因?yàn)?LED 數(shù)碼管達(dá)到一定亮度需要 一定時(shí)間。如果延時(shí)控制不好的話，就會(huì)出現(xiàn)閃動(dòng)，或者是亮度不夠。一般為延時(shí)為 可以達(dá)到滿意的效果。 21 圖 動(dòng)態(tài)譯碼原理圖 另外，顯示字符由變化的時(shí)，可以在延時(shí)到達(dá)后送一個(gè)低電平讓 LED 數(shù)碼管先短暫熄滅，在顯示下一個(gè)字符，可以使得在視覺上的字符的變化更清晰。 圖 動(dòng)態(tài)譯碼模塊 搶答器頂層電路 搶答器頂層電路包含搶答鑒別模塊，計(jì)時(shí)，計(jì)分模塊模、動(dòng)態(tài)譯碼模塊和靜態(tài)譯碼模塊，模塊中的原件分別選手的按鈕， LED 顯示燈，還有組別顯示器相連。22 這樣就構(gòu)成了最終的多路智能搶答器。 圖 搶答器頂層電路 23 24 第四章 系統(tǒng)仿真 搶答器鑒別模塊仿真 如圖 可以看出，當(dāng) CLR 為高電平的時(shí)候，搶答器是不起作用的；各個(gè)輸出， A1,B1,C1,D1 分別表示各個(gè)輸入 A,B,C,D4 組選手搶答是否成功，高電平代表該組搶答成功； STATES 為 1,2,3,4 時(shí)，分別代表 A,B,C,D4 組搶答成功。我們通過設(shè)置 A,B,C,D 的電平的高低來仿真，高電平表示搶答成功。 下面我們先初始化搶答模塊，開始搶答仿真。如圖 所示： 圖 搶答鑒別模塊仿真 搶答計(jì)分 模塊仿真 當(dāng) RST 高電平時(shí)，各組計(jì)分值復(fù)位為 0。 ADD 為加分按鈕，設(shè)定周期脈沖，定時(shí)加 1，由搶答鑒別模塊輸出的 STATES 給 CHOS 決定了哪組的計(jì)分。 A， B， C，D4 組計(jì)分值分別由 AA[2..0]， BB[2..0]， CC[2..0]， DD[2..0]表示。 25 圖 搶答計(jì)分模塊仿真 搶答器計(jì)時(shí)模塊仿真 當(dāng) CLR 與搶答鑒別模塊一致， CLK 為計(jì)時(shí)脈沖信號(hào)，計(jì)時(shí)預(yù)置控制端 LDN 與計(jì)時(shí)使能端 EN 為高電平時(shí)起作用，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整 TA， TB 皆為賦予的隨意的脈沖。 圖 搶答器計(jì)時(shí)模塊 仿真 26 靜態(tài)譯碼器電路模塊仿真 在模塊中輸入 AIN4，輸出為 DOUT7，皆為二進(jìn)制數(shù)。 圖 譯碼器電路模塊仿真 動(dòng)態(tài)譯碼器電路模塊仿真 仿真波形如圖 所示。當(dāng)對時(shí)鐘信號(hào) CLK 每掃描了 2 的 15 次方時(shí)， shift從 0001 開始到 1000 移位；當(dāng) shift 為 1 時(shí)，輸出 din1， shift 為 2 時(shí)，輸出din2，當(dāng) shift 為 4 時(shí)，輸出 din3，當(dāng) shift 為 8 時(shí)，輸出 din4。做這個(gè)程序仿真時(shí)，一定要處理好時(shí)鐘結(jié)束時(shí)間和周期的關(guān)系，由于掃描時(shí)鐘餓次數(shù)較大，所以仿真的時(shí)間由可能比較長。 圖 動(dòng)態(tài)譯碼仿真27 28 第五章 結(jié)論 基于 FPGA 的多路智力搶答器主要有以下 3 部分組成： 搶答鑒別模塊，搶答計(jì)分模塊，搶答計(jì)時(shí)模塊。第四個(gè)模塊，也就是對于要顯示的信息，增加或外接動(dòng)態(tài)譯碼器，進(jìn)行顯示譯碼。考慮到 FPGA/CPLD 的可用接口及一般 EDA 實(shí)驗(yàn)開發(fā)系統(tǒng)提供的輸出顯示資源的限制，這里我們將組別顯示和計(jì)時(shí)顯示的譯碼器內(nèi)設(shè)，而將各組的計(jì)分顯示的譯碼器外接。 系統(tǒng)主要有以下幾個(gè)功能： 可以使四組選手同時(shí)進(jìn)行搶答，并鎖存搶答成功的那一組。 可以同時(shí)計(jì)算 4 組選手的得分的情況。 可以計(jì)算答題超時(shí) 的選手，并發(fā)出報(bào)警。 可以通過 LED 顯示器顯示搶答成功的組別和各組的得分情況。 沒有解決的問題主要是沒有搶答犯規(guī)的電路設(shè)計(jì)，主要問題是當(dāng)主持人按下開始搶答的按鈕后，就都可以開始搶答了，不必在乎主持人有沒有發(fā)出口令，所以在接下來的研究和學(xué)習(xí)中就是要解決這個(gè)問題。 29 致謝 經(jīng)過近 5 個(gè)月的畢業(yè)設(shè)計(jì)終于完成了畢業(yè)設(shè)計(jì)，感謝老師的悉心教誨與尊尊教導(dǎo)，在這幾個(gè)月的畢業(yè)設(shè)計(jì)中我真的學(xué)到了很多，自己的自學(xué)能力也得到了提高，在以后的工作中，我相信有了這次的經(jīng)驗(yàn)，以后遇到困難也會(huì)有勇氣和信心去挑戰(zhàn)和解決 30 31 參考文獻(xiàn) ： [1]、林明權(quán)等編著 .馬維旻改編 . VHDL 數(shù)字控制系統(tǒng)設(shè)計(jì)范例 . 北京：電子工業(yè)出版社， 2021 [2]、張亦華 . 數(shù)字電路 EDA 入門 :VHDL 程序?qū)嵗?.北京：北京郵電大學(xué)出版社，2021 [3]、楊躍 FPGA 應(yīng)用開發(fā)實(shí)戰(zhàn)技巧精粹 .北京：人民郵電出版社， 2021 [4]、張洪潤 , 張亞凡主編 .FPGA/CPLD 應(yīng)用設(shè)計(jì) 200 例 . 北京：北京郵電大學(xué)出版社， 2021 [5]、 (英 ) Peter Wilson 著 杜生海譯 .FPGA 設(shè)計(jì)實(shí)戰(zhàn) . 北京：人民郵電出版社，2021 [6]、華清遠(yuǎn)見嵌入式培訓(xùn)中心編著 .FPGA 應(yīng)用開發(fā)入門與典型實(shí)例 .北京 :人民郵電出版社 ,2021 [7]、楊曉慧 , 楊旭編著 . FPGA 系統(tǒng)設(shè)計(jì)與實(shí)例 .北京 :人民郵電出版社 ,2021 [8]、黃任 .VHDL 入門解惑經(jīng)典實(shí)例經(jīng)驗(yàn)總結(jié) .北京：北京航空航天大學(xué)出版社， 2021 [9]、周金富 . VHDL 與 EDA 技術(shù)入門速成 .北京：人民郵電出版社， 2021 [10]、 (美 ) Douglas L. Perry 著 楊承恩 , 譚克俊 , 顏德文譯 .VHDL 編程實(shí)例 .北京 :電子工業(yè)出版社 ,2021 [11]、孟慶海 ,張洲 . VHDL 基礎(chǔ)及經(jīng)典實(shí)例開發(fā) .西安：西安交通大學(xué)出版社，2021 [12]、付永慶 . VHDL 語言及其應(yīng)用 .北京：高等教育出版社， 2021 [13]、胡振華編著 . VHDL 與 FPGA 設(shè)計(jì) .北京：中國鐵道出版社， 2021 [14]、楊剛，龍海燕 編著 . 現(xiàn)代電子技術(shù)： VHDL 與數(shù)字系統(tǒng)設(shè)計(jì) .北京：電子工業(yè)出版社， 2021 [17]、 (英 ) Peter Wilson 著 杜生海譯 .FPGA 設(shè)計(jì)實(shí)戰(zhàn) . 北京：人民郵電出版社， 20032