【正文】 程邏輯器件，提供了世界上唯一真正 與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 完全集成化 Max+plusⅡ的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。 豐富的設(shè)計(jì)庫 Max+plusⅡ提供豐富的庫單元供設(shè)計(jì)者調(diào)用，其中包括 74 系列的全部器件和多種特殊的邏輯功能（ MacroFunction）以及新型的參數(shù)化的兆功能（ MageFunction）。 模塊化工具 設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。 硬件描述語言（ HDL） Max+plusⅡ軟件支持各種 HDL 設(shè)計(jì)輸入選項(xiàng)，13 包括 VHDL、 Verilog HDL 和 Altera 自己的硬件描述語言 AHDL。 Opencore 特征 Max+plusⅡ軟件具有開放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己認(rèn)為有價(jià)值的宏函數(shù)。 Max+plusⅡ的功能簡介 原理圖輸入 （ Graphic Editor） MAX+PLUSII 軟件具有圖形輸入能力 ,用戶可以方便的使用圖形編輯器輸入電路圖 ,圖中的元器件可以調(diào)用元件庫中元器件 ,除調(diào)用庫中的元件以外 ,還可以調(diào)用該軟件中的符號功能形成的功能塊。 硬件 描述語言輸入 （ Text Editor） MAX+PLUSII 軟件中有一個(gè)集成的文本編輯器 ,該編輯器支持 VHDL,AHDL 和Verilog 硬件描述語言的輸入 ,同時(shí)還有一個(gè)語言模板使輸入程序語言更加方便 ,該軟件可以對這些程序語言進(jìn)行編譯并形成可以下載配置數(shù)據(jù) 波形編輯器 (Ｗ aveform Editor) 在進(jìn)行邏輯電路的行為仿真時(shí)，需要在所設(shè)計(jì)電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形（ *.SCF 文件），使用該編輯器的工具條可以容易方便的生成波形和編輯波形。使用時(shí)只要將欲輸入波形的時(shí)間 段用鼠標(biāo)涂黑，然后選擇工具條中的按鈕，例如，如果要某一時(shí)間段為高電平，只需選擇按鈕“ 1”。 還可以使用輸入的波形 (*.WDF 文件 )經(jīng)過編譯生成邏輯功能塊，相當(dāng)于已知一個(gè)芯片的輸入輸出波形，但不知是何種芯片，使用該軟件功能可以解決這個(gè)問題，設(shè)計(jì)出一個(gè)輸入和輸出波形相同 CPLD 電路。 管腳（底層）編輯窗口 (Floorplan Editor) 該窗口用于將已設(shè)計(jì)好邏輯電路的輸入輸出節(jié)點(diǎn)賦予實(shí)際芯片的引腳 ,通過鼠標(biāo)的拖拉，方便的定義管腳的功能。 自動錯(cuò)誤定位 在編譯源文件的過程中，若源文件有錯(cuò)誤， Max+Plus2軟件可以自動指出錯(cuò)誤類型和錯(cuò)誤所在的位置。 邏輯綜合與適配 該軟件在編譯過程中，通過邏輯綜合 (Logic Synthesizer)和適配 (Fitter) 14 模塊 ,可以把最簡單的邏輯表達(dá)式自動的吻合在合適的器件中。 設(shè)計(jì)規(guī)則檢查 選取 Compile\Processing\Design Doctor 菜單，將調(diào)出規(guī)則檢查醫(yī)生，該醫(yī)生可以按照三種規(guī)則中的一個(gè)規(guī)則檢查各個(gè)設(shè)計(jì)文件，以保證設(shè)計(jì)的可靠性。一旦選擇該菜單，在編譯窗口將顯示出醫(yī)生，用鼠標(biāo)點(diǎn)擊醫(yī)生，該醫(yī)生可以告訴你程序文件的健康情況。 仿真 當(dāng)設(shè)計(jì)文件被編譯好 ,并在波形編輯器中將輸入波形編輯完畢后 ,就可以進(jìn)行行為仿真了 ,通過仿真可以檢驗(yàn)設(shè)計(jì)的邏輯關(guān)系是否準(zhǔn)確。15 16 第二章 多路搶答器設(shè)計(jì)與分析 系統(tǒng)設(shè)計(jì)基本要求 在許多比賽活動中，為了準(zhǔn)確、公正、直觀地判斷出第一搶答者，通常設(shè)置一臺搶答器，通過數(shù)顯、燈光及音響等多種手段指示出第一搶答者。同時(shí)，還可以設(shè)置計(jì)分、犯規(guī)及獎(jiǎng)懲記錄等多種功能。本設(shè)計(jì)的具體要求是： 運(yùn)用 VHDL 語言利用 FPGA 芯片設(shè)計(jì) 4 路搶答器，可同時(shí)進(jìn)行 4 路搶答，有總控制鍵，當(dāng)允許開始答題時(shí) 4 路搶答按鍵有效，否則 每個(gè) 搶答按鍵被鎖 定，最先搶到答題者該路有喇叭發(fā)聲和 LED 閃爍，需在 20 秒倒計(jì)時(shí)內(nèi)完成答題，答題結(jié)束或未按時(shí)間答完題，總開關(guān)均復(fù)位；有答題時(shí)，其余各路搶答按鍵信號無效。 系統(tǒng)設(shè)計(jì)方案 本系統(tǒng)是一個(gè) 4 組參加的智力競賽搶答器，每組設(shè)置一個(gè)搶答按鈕供搶答者使用。電路具有第一搶答信號的鑒別和鎖存功能。在主持人將系統(tǒng)復(fù)位并發(fā)出搶答指令后，若參加者按搶答開關(guān)，則該組指示燈亮并用七段數(shù)碼管顯示電路顯示搶答者的組別，同時(shí)揚(yáng)聲器發(fā)出“嘟嘟”的雙音音響，且持續(xù) 2~3 秒。此時(shí)，電路應(yīng)具備自鎖功能，使其他組的搶答的開關(guān)不起作用了。 系統(tǒng)還有 計(jì)分器和犯規(guī)電路。每組開始時(shí)設(shè)置成 100 分，搶答后由支持人計(jì)分，答對一次加十分，答錯(cuò)的話減 10 分。對提前搶答的和超時(shí)搶答的鳴喇叭警告，并由組別顯示電路顯示犯規(guī)的組別。 根據(jù)系統(tǒng)的要求，系統(tǒng)可以分為 3 個(gè)主要的模塊：搶答鑒別模塊，搶答計(jì)分模塊，搶答計(jì)時(shí)模塊。且還需要第四個(gè)模塊，也就是對于要顯示的信息，增加或外接譯碼器，進(jìn)行顯示譯碼?？紤]到 FPGA/CPLD 的可用接口及一般 EDA 實(shí)驗(yàn)開發(fā)系統(tǒng)提供的輸出顯示資源的限制，這里我們將組別顯示和計(jì)時(shí)顯示的譯碼器內(nèi)設(shè)，而將各組的計(jì)分顯示的譯碼器外接。 根據(jù)系統(tǒng)設(shè)計(jì)要求可知 ，系統(tǒng)的輸入信號有：各組的搶答按鈕 A、 B、 C、 D，系統(tǒng)清零信號 CLR，系統(tǒng)時(shí)鐘信號 CLK，計(jì)分復(fù)位端 RST，加分按鈕端 ADD，計(jì)時(shí)預(yù)置控制端 LDN，計(jì)時(shí)使能端 EN，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、 TB；系統(tǒng)的輸出信號有：四個(gè)組搶答成功與否的指示燈控制信號輸出口 LEDA、 LEDB、 LEDC、 LEDD，17 四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號若干，搶答成功組別顯示的控制信號若干，各組計(jì)分動態(tài)顯示的控制信號若干。 根據(jù)以上的分析，我們可將整個(gè)系統(tǒng)分為三個(gè)主要模塊：搶答鑒別模塊QDJB；搶答計(jì)時(shí)模塊 JSQ；搶答計(jì)分模塊 JFQ。 對于需顯示的信息，需增加或外接譯碼器，進(jìn)行顯示譯碼?？紤]到 FPGA/CPLD 的可用接口及一般 EDA 實(shí)驗(yàn)開發(fā)系統(tǒng)提供的輸出顯示資源的限制，這里我們將組別顯示和計(jì)時(shí)顯示的譯碼器內(nèi)設(shè)，而將各組的計(jì)分顯示的譯碼器外接。 系統(tǒng)的組成及工作原理 系統(tǒng)的輸入信號有：各組的搶答按鈕 A,B,C,D,系統(tǒng)清零信號 CLR，系統(tǒng)時(shí)鐘信號 CLK，計(jì)分復(fù)位端 RST，加分按鈕 ADD，計(jì)時(shí)預(yù)置控制端 LDN，計(jì)時(shí)使能端EN，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕 TA,TB。系統(tǒng)的輸出信號有： 4 個(gè)組搶答成功與否的指示燈控制信號輸出口 LEDA,LEDB,LEDC,LEDD,4 個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號若干，搶答成功組別顯示的控制信號若干，各組計(jì)分動態(tài)顯示的控制信號若干。 當(dāng)主持人按下 EN 時(shí)，搶答器開始工作， A,B,C,D 4 位搶答者誰最先搶答成功則此選手的臺燈號（ LEDA 到 LEDD）將點(diǎn)亮，別且支持人前的組別顯示數(shù)碼管將顯示出搶答成功者的臺號。接下來主持人提問，回答正確的話，主持人按加分按鈕 ADD,搶答計(jì)時(shí)模塊將給對應(yīng)的組加分，并將該組的總分顯示在對應(yīng)的選手計(jì)分?jǐn)?shù)碼管 JF2A~JF0A,JF2B~JF0B,JF2C~JF0C,JF2D~JF0D 上。在此過程中主持人可采用計(jì)時(shí)手段，打開計(jì)時(shí)器使計(jì)時(shí)器預(yù)置控制端 LDN 有效，輸入限制時(shí)間，使計(jì)時(shí)使能端 EN 有效，開始計(jì)時(shí)。完成第一輪的搶答，主持人清零，接著重新開始。18 第三章 系統(tǒng)整體的結(jié)構(gòu)和各個(gè)組成的模塊 系統(tǒng)的結(jié)構(gòu) 搶答器的原理框圖如圖 所示，其核心采用 FPGA 芯片作為控制系統(tǒng)，秒脈沖信號作為系統(tǒng)時(shí)鐘信號，主要用于系統(tǒng)計(jì)時(shí)，主持人復(fù)位按鈕、選手搶答按鈕以及各組選手加、減分控制器均由鍵盤輸入，通過 LED 顯示電路顯示搶答組別代碼和每組選手得分情況，并用揚(yáng)聲器響聲來確定搶答成 功和搶答犯規(guī)。 F P G A 芯 片E P 1 K 1 0 0 Q C 2 0 8 3系 統(tǒng) 時(shí) 鐘 信 號 報(bào) 警 電 路L E D 顯 示 電 路鍵 盤 輸 入 信 號 圖 多路搶答器原理框