【導(dǎo)讀】了信號源的發(fā)展方向。直接數(shù)字頻率合成是二十世紀(jì)七十年代初提。由于現(xiàn)場可編程門陣列具有高集成度、高速度、函數(shù)發(fā)生器的性能，降低生產(chǎn)成本。本文首先介紹了函數(shù)波形發(fā)生器的研究背景和DDS的理論?？刂颇K、外圍硬件、FPGA器件三個部分來實現(xiàn)。別詳細(xì)地進(jìn)行了闡述。本文利用Altera的設(shè)計工具QuartuSH并結(jié)合VeI’i1og一HDL語言，采用硬件編程的方法很好地解決了這一問題。論文最后給出了系統(tǒng)的測。量結(jié)果，并對誤差進(jìn)行了一定分析，結(jié)果表明，可輸出步進(jìn)為，F(xiàn)PGA技術(shù)實現(xiàn)波形發(fā)生器的方法是可行的。

　　

【正文】 轉(zhuǎn)化為所需的 mif文件。 ROM可有三種方式來實現(xiàn) ， 其一 ， 外界普通 ROM， 如用單片機來完成 ； 其二 ， 由邏輯方式在 FPGA/CPLD中來實現(xiàn) ； 其三 ， 用 Alter公司的含于 EAB器件中的兆功能模 LPMROM來實現(xiàn)。第一種方法 ,容量最大 ， 但速度最慢 ， 而且編程比較麻煩 ， 第二種方法 ， 速度最快 ， 但容量非常小 ， 第三種方法則兼顧了二者的優(yōu)點 ， 而克服了其缺點。因此 ， 我們選用 LPMROM[10]。編程的 時候可對 LPMROM進(jìn)行如下設(shè)置。 i rom : LPM rom GENERIC MAP ( LPMWIDTH = romdwidth , ———ROM數(shù)據(jù)線寬度 LPMWIDTHAD = romadwidth , ———ROM地址線寬度 LPMADDRESSCONTROL = ”UNREGISTERED”, LPMOUTDATA = ”REGISTERED”, LPM FILE = ”sin rom. mif”) ”sin rom. mif”中存放 正弦的值 ,可由設(shè)計中采用的文本形式生成 ,也可由高級語言如 C語言生成。 第 4章 模塊生成及仿真 第頁 IV 圖 ROM表所存儲的數(shù)據(jù) ROM模塊 VHDL程序如下： LIBRARY ieee。 USE 。 ENTITY rom2 IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 inclock : IN STD_LOGIC 。 第 4章 模塊生成及仿真 第頁 V q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 END rom2。 ARCHITECTURE SYN OF rom2 IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 COMPONENT lpm_rom GENERIC ( lpm_width : NATURAL。 lpm_widthad : NATURAL。 lpm_address_control : STRING。 lpm_outdata : STRING。 lpm_file : STRING )。 PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 inclock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 END COMPONENT。 BEGIN q = sub_wire0(7 DOWNTO 0)。 lpm_rom_ponent : lpm_rom GENERIC MAP ( LPM_WIDTH = 8, LPM_WIDTHAD = 8, LPM_ADDRESS_CONTROL = REGISTERED, LPM_OUTDATA = UNREGISTERED, LPM_FILE = C:\altera\70\quartus\bin\biye\ ) PORT MAP ( address = address, inclock = inclock, 第 4章 模塊生成及仿真 第頁 VI q = sub_wire0 )。 END SYN。 ROM仿真如圖 ： 圖 ROM模塊的仿 真 圖 ROM模塊元件 地址變換模塊 將正余弦值存于查找表 ROM中，相位角度作為地址來讀取該查找表，若相位位數(shù)為 N，要求的分辨率越高，查找表就越大，它與 N呈指數(shù)遞增關(guān)系?？梢娪眠@種方法得到高精度的數(shù)控振蕩器將花費較大的 ROM資源。 ROM查找表的設(shè)計思想是把一個周期的正弦波分為四個部分，這主要是因為正弦波在一個周期內(nèi)分為正負(fù)兩部分，而在同正或同負(fù)的半個周期內(nèi)，取值是對稱的。所以可以只存 1/4個周期（ 0——π/2）的數(shù)值。第一個正且上升的 1/4周期（ 2kπ——2kπ+π/2）內(nèi)相位累加器為第九位為 0的且正 著 由 小到大的去取值，第二個為正且下降的 1/4周期（ 2kπ+π/2——2kπ+π）內(nèi)數(shù)值與第一個對稱，所以可以反著取，即由大到小。在第三個為負(fù)且減少的 1/4周期 （ 2kπ+π——2kπ+3/2π）內(nèi)，除了符號與第一個 1/4周期相反外，其數(shù)值是一樣的，所以采取正著取。第四個為負(fù)且上升的 1/4周期（ 2kπ+3/2π——2kπ+2π）數(shù)值為負(fù)那么相位累加第 4章 模塊生成及仿真 第頁 VII 器輸出的最高位為 1，可以由第一個 1/4周期的數(shù)值反著取，即由大到小的取。由以上的設(shè)計思想 本設(shè)計 對相位累加器的各數(shù)位做了分工，后 8位表示具體的地址，而最高位決定正弦波的 正負(fù)值，而次高位則確定了其究竟是上升還是減少的。當(dāng)然 要 作出要求，如果第九位為 0則波形為正，1則為負(fù)。如果第十位為 0為單調(diào)上升， 1則相反。由以上的分配可以很方便的尋找某相位對應(yīng)的幅值。從而實現(xiàn)了相位對幅值的轉(zhuǎn)化。根據(jù)以上作出了 Convertor和 dataconvertpp模塊， Convertor給出正負(fù)值，并將結(jié)果輸入 dataconvertpp，由此具體的給出 ROM地址。 給出的波形數(shù)據(jù)只是 0? 90? 的，其 他部分的值必須是由 0? 90? 的值經(jīng)過轉(zhuǎn)換得到，具體解決如下：地址字 address[]設(shè)計成十位的，其中第八位是真實的 ROM地址，正好 256個，最高的兩位是控制字，當(dāng)高位為 0時對地址字的第八位不作處理，當(dāng)高位為 1時，將地址字的低八位取反，這就相當(dāng)于在 90? 180? 和 270? 360? 時反過來讀 ROM，這是符合 sin的對稱性的。 這一部分是由 convertor實現(xiàn)的，其 VHDL程序如下： LIBRARY IEEE。 USE 。 USE 。 90180 270360 從大取到小（地址 反 著 取 ） ENTITY convertor IS PORT( addr : IN STD_LOGIC_VECTOR(9 downto 0)。 convdata : OUT STD_LOGIC。 address : OUT STD_LOGIC_VECTOR(7 downto 0) )。 END convertor。 ARCHITECTURE a OF convertor IS BEGIN Process Statement 第 4章 模塊生成及仿真 第頁 VIII PROCESS (addr) BEGIN If Statement IF addr(8)=39。139。 THEN address=not addr(7 downto 0)。 ELSE address=addr(7 downto 0)。 END IF。 convdata=addr(9)。 END PROCESS 。 END a。 圖 Convertor的時序仿真 圖 生成的 Convertor元件 當(dāng)高位為 0時對 ROM中讀出來的數(shù)據(jù)不需要做處理，最高位為 1時，將讀出的數(shù)據(jù)取反。這相當(dāng)于在 180? 360? 時將 ROM中讀出的數(shù)據(jù)取反，這也是符合 sin函數(shù)的對稱性的。 這一部分功能由 dataconvertor模塊實現(xiàn)的，其 VHDL程序如下： LIBRARY IEEE。 USE 。 USE 。 第 4章 模塊生成及仿真 第頁 IX ENTITY dataconvert IS PORT( convdata : IN STD_LOGIC。 rom : IN STD_LOGIC_VECTOR(7 downto 0)。 data : OUT STD_LOGIC_VECTOR(7 downto 0) )。 END dataconvert。 ARCHITECTURE a OF dataconvert IS BEGIN PROCESS (convdata,rom) BEGIN If Statement IF convdata=39。139。 THEN data=not rom(7 downto 0)。 ELSE data=rom(7 downto 0)。 END IF。 END PROCESS 。 END a。 圖 dataconvertor的時序仿真 第 4章 模塊生成及仿真 第頁 X 圖 生成的 dataconvertor元件 這樣就完成了整個周期的采樣，這樣做的好處也非常明顯，值存儲了 1//4的波形數(shù)據(jù)，節(jié)省了 3/4的系統(tǒng)資源。在聯(lián)想到前面時分復(fù)用節(jié)省了 1/2的系統(tǒng)資源。這種算法共節(jié)省了 7/8的系統(tǒng)資源，否則無論如何也不會在一個 FPGA芯片中達(dá)到這樣的精度的。 寄存器 （ reg） 信號在 FPGA器件中通過邏輯單元連線時，一定存在延時。延時的大小不僅和連線的長度和邏輯單元的數(shù)目有關(guān)，而且也和器件的制造工藝、工作環(huán)境有關(guān)。因此信號在器件中傳輸?shù)臅r候，所需要的時間是不能精確估計的，當(dāng)多路信號同時發(fā)生跳變的瞬間，就產(chǎn)生 “競爭冒險 ”。這時，往往會出現(xiàn)一些不正確的尖峰信號 ——毛刺。由于 FPGA的器件內(nèi)部的分布電容和電感對電路中的毛刺基本沒有過濾作用，因此這些毛刺信號就會被 “保留 ”并傳遞到后一級，從而累加后的毛刺問題更嚴(yán)重，如圖 418中存在 許多 毛刺。去毛刺的方法有輸出加 D觸發(fā)器、信號同步法、信號延時同步法 。在本設(shè)計中采用了信號延時同步法，其主要是在兩級信號傳遞的過程中加一個延時環(huán)節(jié)，從而保證在下一個模塊中讀取的數(shù)據(jù)是穩(wěn)定后的數(shù)據(jù)，即不包含毛刺信號。這里所指的信號延時可以是數(shù)據(jù)信號的延時，也可以是時鐘信號的延時 （ a）在沒有使用 reg的相位累加器有毛刺 第 4章 模塊生成及仿真 第頁 XI （ b）使用了 reg后的相位累加器輸出無毛毛刺 圖 有無 reg的時序仿真對比 在程序及時序仿真中我們可以看出 reg有延時一個數(shù)據(jù)的作用，在實驗中主要用來消除數(shù)據(jù)信號中的毛刺 [13]。在后面用的多個 reg都是這個作用。我們可以對 sum相位累加器加與 不加 reg的時序仿真做出對比，如圖 420所示。 Reg的 VHDL程序如下： LIBRARY IEEE。 USE 。 USE 。 ENTITY reg1 IS PORT( clk : IN STD_LOGIC。 Din : IN STD_LOGIC_VECTOR(9 downto 0)。 Dout : OUT STD_LOGIC_VECTOR(9 downto 0) )。 END reg1。 ARCHITECTURE a OF reg1 IS BEGIN Process Statement PROCESS (clk) BEGIN Signal Assignment Statement IF (clk39。event and clk=39。139。) THEN Dout=Din。 END IF。 END PROCESS 。 END a。 第 4章 模塊生成及仿真 第頁 XII 圖 生成的 Reg 元件 第 5 章 系統(tǒng)性能測試與誤差分析 第頁 I 第五章 系統(tǒng)性能測試與誤差分析 硬件電路安裝及調(diào)試 根據(jù)電路設(shè)計思 路，畫出電原理圖，繪出 PCB板圖，在布局布線的時候注意了以下問題 :(1)數(shù)字部分和模擬部分在布局上注意盡量分開 。(2)數(shù)字地和模擬地分開，僅在一點相連 。(3)對于高速信號線盡量不走長的平行線。安裝時要注意觀察組裝完工的電路板，檢查元器件是否安裝正確，包括電容類元件的正負(fù)極、集成電路引腳的位置與方向 。檢查電路是否有漏焊、虛焊、短路或開路等現(xiàn)象。首先進(jìn)行電源部分的安裝，在焊接所有芯片之前先要保證電源工作正常，先將焊上電源芯片，并按設(shè)計值焊上外圍器件，然后加電， 安裝完的電路圖 檢查各個電源的輸出電壓是否正常，當(dāng)所有電源輸出正常后，才能焊接其它芯片。電源檢查完以后先焊接主芯片，即 FPGA芯片，將 FPGA芯第 5 章 系統(tǒng)性能測試與誤差分析