【正文】 問題正在逐步得到解決。(3)頻率切換時(shí)相位連續(xù) 。波形存儲(chǔ)器的輸出送到 D/A轉(zhuǎn)換器， D/A 轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號(hào)。加法運(yùn)算的步進(jìn)越大，相應(yīng)合成的相位值變化越快，輸出信號(hào)的頻率也就越高。波形ROM 示意圖如圖 2一 3 所示。 :指的是輸出由一種頻率轉(zhuǎn)換成另一頻率的時(shí)間。目前它正朝著系統(tǒng)化，小型化、模塊化和工程化的方向發(fā)展，性能越 來越好，使用越來越方便，是目前應(yīng)用最廣泛的頻率合成器之一。 直接數(shù)字頻率合成即 DDS，它是目前最新的產(chǎn)生頻率源的頻率合成技術(shù)。間接頻率合成又稱鎖相頻率合成，采用鎖相環(huán)路 (PLL)技術(shù)對頻率進(jìn)行四則運(yùn)算，產(chǎn)生所需頻率。早期的頻率合成方法稱為直接頻率合成。更主要的是，可以將微處理器從信號(hào)輸出的負(fù)擔(dān)中解脫出來。原理框圖如圖 1一 1 所示。但數(shù)據(jù)輸出定時(shí)不準(zhǔn)確，會(huì)影響信號(hào)的頻率和相位 。而且外形尺寸與價(jià)格，都比過去的類似產(chǎn)品減少了一半。目前可以利用可視化編程語言 (如 VisualBasic， VisualC 等等 )編寫任意波形發(fā)生器的軟面板，這樣允許從計(jì)算機(jī)顯示屏上輸入任意波形，來實(shí)現(xiàn)波形的輸入。 HP877OA 實(shí)際上也只能產(chǎn)生 8中波形，而且價(jià)格昂貴。函數(shù)波形發(fā)生器具有連續(xù)的相位變換、和頻率穩(wěn)定性等優(yōu)點(diǎn)，不僅可以模擬各種復(fù)雜信號(hào)，還可對頻率、幅值、相移、波形進(jìn)行動(dòng)態(tài)、及時(shí)的控制，并能夠與其它儀器進(jìn)行通訊，組成自動(dòng)測試系統(tǒng)，因此被廣泛用于自動(dòng)控制系統(tǒng)、振動(dòng)激勵(lì)、通訊和儀器儀表領(lǐng)域。 ... IV 建立 VHDL 編程模塊 ......................................................... VI 生成 Vector Waveform File ................................................. VII 波形發(fā)生器的 FPGA 實(shí)現(xiàn) ............................................................... X 設(shè)計(jì)流程 ..................................................................... XI 中國石油大學(xué)（北京 )本科設(shè)計(jì) 第 IV頁 設(shè)計(jì)模塊劃分 .......................................................... XIII 時(shí)鐘模塊 ............................................................................ XIII 第 4 章 模塊生成及仿真 .................................................................................I 相位累加器模塊 ................................................................................I 正弦 ROM 查找表 .......................................................................... III 地址變換模塊 ................................................................................. VI 寄存器（ reg） ................................................................................. X 第五章 系統(tǒng)性能測試與誤差分析 .................................................................I 硬件電路安裝及調(diào)試 ........................................................................I 系統(tǒng)性能測試 .................................................................................. II 第六章 結(jié)論與展望 ...................................................................................... IV 參考文獻(xiàn) ......................................................................................................... V 第一章 緒論 背景與意義 波形發(fā)生器即通常所說的信號(hào)發(fā)生器是一種常用的信號(hào)源，廣泛應(yīng)用于通信 雷達(dá) 測控，電子對抗 以及現(xiàn)代化儀器儀表等領(lǐng)域，是一種為電子測量工作提供符合嚴(yán)格技術(shù)要求的電信號(hào)設(shè)備，和示波器、電壓表、頻率計(jì)等儀器一樣是最普通、最基本也是應(yīng)用最廣泛的電子儀器之一，幾乎所有電參量的測量都要用到波形發(fā)生器。 本文利用 Altera的設(shè)計(jì)工具 QuartuSH并結(jié)合 VeI’ i1og一 HDL語言，采用硬件編程的方法很好地解決了這一問題。直接數(shù)字頻率合成 (DDS)是二十世紀(jì)七十年代初提出的一種全數(shù)字的頻率合成技術(shù)，其查表合成波形的方法可以滿足產(chǎn)生任意波形的要求。 Direct Digital frequency Synthesis(DDS) advance dearly in full digital technology for frequency synthesis， its LUT method for synthes waveform .Adapts togenerate arbitrary Waveform一般傳統(tǒng)的信號(hào)發(fā)生器都采用諧振法，即用具有頻率選 中國石油大學(xué)（北京 )本科設(shè)計(jì) 第 V頁 擇性的回路來產(chǎn)生正弦振蕩，獲得所需頻率。同時(shí)，主要表現(xiàn)為兩個(gè)突出問題，一是通過電位器的調(diào)節(jié)來實(shí)現(xiàn)輸出頻率的調(diào)節(jié)，因此很難將頻率調(diào)到某一固定值 。由上面的產(chǎn)品可以看出，函數(shù)波形發(fā)生器發(fā)展很快近幾年來，國際上波形發(fā)生器技術(shù)發(fā)展主要體現(xiàn)在以下幾個(gè)方面 : ，輸出波形頻率的提高，使得波形發(fā)生器能應(yīng)用于越來越廣的領(lǐng)域。由于 VXI 總線的逐漸成熟和對測量儀器的高要求，在很多領(lǐng)域需要使用 VXI 系統(tǒng)測量產(chǎn)生復(fù)雜的波形， VXI 的系統(tǒng)資源提供了明顯的優(yōu)越性，但由于開發(fā) VXI 模塊的周期長，而且需要專門的 VXI 機(jī)箱的配套使用，使得波形發(fā)生器 VXI 模塊僅限于航空、軍事及國防等大型領(lǐng)域。波形操作方法的好壞，是由波形發(fā)生器控制軟件質(zhì)量保證的，編輯功能增加的越多，波形形成的操作性越好。 DMA 輸出方式 DMA(direetmemo 仃 aecess)方式輸出不依賴于程序的執(zhí)行，由 DMA 控制器申請總線控制權(quán)，通過地址總線給出存儲(chǔ)器的地址信號(hào)，同時(shí)選通存儲(chǔ)器和 D/A 轉(zhuǎn)換器，在兩者之間建立直接的數(shù)據(jù)通道，使存儲(chǔ)器相應(yīng)單元中的波形數(shù)據(jù)傳送給 D/A 轉(zhuǎn)換器轉(zhuǎn)換后輸出信號(hào)?？梢妭鹘y(tǒng)的任意波形 發(fā)生器采用可變時(shí)鐘和計(jì)數(shù)器尋址波形存儲(chǔ)器表，此方法的優(yōu)點(diǎn)是產(chǎn)生的地址連續(xù)，輸出波形質(zhì)量高。頻率合成理論早在 30 年代就開始提出， 迄今為止已有 70年的發(fā)展歷史。缺點(diǎn)是直接合成由于使用了大量硬設(shè)備如混頻器、倍頻器、分頻 器、帶通濾波器等，因而體積大、造價(jià)高。但是由于其復(fù)雜的技術(shù)原理直到 1947 年鎖相環(huán)路才第一次用于電 視接收機(jī)水平和垂直的同步掃描。 這種技術(shù)是用數(shù)字計(jì)算機(jī)和數(shù)模變換器來產(chǎn)生信號(hào)。利用頻率合成技術(shù)制成的信號(hào)發(fā)生器，通常被稱為頻率合成器。 第 2 章 直接數(shù)字頻率合成器的原理及性能 第 1 頁 DDS 原理 DDS 是一種全數(shù)字的頻率合成方法，其基本結(jié)構(gòu)主要由相位累加器、波形 ROM、 D/A 轉(zhuǎn)換器和低通濾波器四個(gè)部分構(gòu)成，如圖 2一 1所示。相位累加器由加法器與累加寄存器級(jí) 聯(lián)構(gòu)成。 ROM 表完成將累加器相位信息轉(zhuǎn)換為幅值信息的功能。系統(tǒng)工作時(shí)，累加器的單個(gè)時(shí)鐘周期的增量值為 相應(yīng)角頻率 因 DDS輸出信號(hào)是對正弦波的抽樣合成的，所以應(yīng)滿足 Niqust定理要求， 即，也就是要求，根據(jù)頻譜性能要求。(6)可以產(chǎn)生任意波形 。在比較新的 DDS 芯片中普遍都采用了 1Zbit的 D/A 轉(zhuǎn)換器。 G 語言和傳統(tǒng)語言最大的區(qū)別在于編程方式，一般的高級(jí)語言采用文本編程，而 G語言采用圖形化的編程方式。 (5)FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。所以， EAB 不僅可以用于內(nèi)存，還可以事先寫入查表值來用它構(gòu)成如乘法器、糾錯(cuò)邏輯等電 路。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí) 需要對片內(nèi)的 RAM 進(jìn)行編程。 FPGA 的編程技術(shù)。 (1) 打開 Quartus II 軟件。 （ 1） 在 Quartus II軟件里選擇 File→New 打開新建文件夾對話框，如圖 所示，選擇 Block Diagram/Schematic File，單擊 OK，即建立了一個(gè)空的頂層模塊。 SH 設(shè)計(jì)輸入工具或各種工業(yè)標(biāo)準(zhǔn)的 EDA設(shè)計(jì)輸入工具 QuartuSH強(qiáng)大的集成功能允許信息在各種應(yīng)用程序間自由交流，設(shè)計(jì)者可在一個(gè)工程內(nèi)直接從某個(gè)設(shè)計(jì)文件轉(zhuǎn)換到其他任何設(shè)計(jì)文件，而不必理會(huì)設(shè)計(jì)文件是圖形格式、文本格式，還是波形格式。 (4)設(shè)計(jì)規(guī)則檢查 。 verilogHDL 語言是硬件描述語言中的一種，它是在 1983年由 Gat。 (2)同一個(gè)設(shè)計(jì)， Verilog 語一言允許設(shè)計(jì)者在不同層次上進(jìn)行抽象。大基于 verilog 的 FPGA 的設(shè)計(jì)有兩種 方法 :自頂向上 (top 一down)和自低向上 (bottom 一 up)。 用 FPGA 設(shè)計(jì) DDs 電路比采用專用 DDS 芯片更為靈活。(3)構(gòu)成相位累加器，產(chǎn)生波形 RAM 的地址 。其中相位累加器是一個(gè)帶有累加功能的犯位加法器，它以設(shè)定的頻率控制字 K作為步長來進(jìn)行加法運(yùn)算，當(dāng)其和滿時(shí)清零，并進(jìn)行重新運(yùn)算。本設(shè)計(jì)中的 DDS 模塊是一高速模塊，所以對系統(tǒng)時(shí)鐘就有很高的要求，不僅需要有較高的頻率，而且還要有非常高的穩(wěn)定性，如果在 FPGA 的時(shí)鐘端直接加一高頻晶振，不僅時(shí)鐘不穩(wěn)定，而且功耗大，費(fèi)用高，在本設(shè)計(jì)中，直接調(diào)用 Altera 公司的 PLL 核，在 FPGA 時(shí)鐘端只需加一低頻晶振，通過 FPGA 內(nèi)部 PLL 倍頻達(dá)到系統(tǒng) 時(shí)鐘要求。 USE 。139。139。 圖 相位累加器元件 ( clk , en, reset : IN STD_LOGIC。但是，點(diǎn)數(shù)太多時(shí)，用文本方式輸入可能有很多困難。 USE 。 lpm_address_control : STRING。 lpm_rom_ponent : lpm_rom GENERIC MAP ( LPM_WIDTH = 8, LPM_WIDTHAD = 8, LPM_ADDRESS_CONTROL = REGISTERED, LPM_OUTDATA = UNREGISTERED, LPM_FILE = C:\altera\70\quartus\bin\biye\ ) PORT MAP ( address = address, inclock = inclock, 第 4章 模塊生成及仿真 第頁 VI q = sub_wire0 )。第四個(gè)為負(fù)且上升的 1/4周期（ 2kπ+3/2π——2kπ+2π）數(shù)值為負(fù)那么相位累加第 4章 模塊生成及仿真 第頁 VII 器輸出的最高位為 1，可以由第一個(gè) 1/4周期的數(shù)值反著取，即由大到小的取。 這一部分是由 convertor實(shí)現(xiàn)的，其 VHDL程序如下： LIBRARY IEEE。139。這相當(dāng)于在 180? 360? 時(shí)將 ROM中讀出的數(shù)據(jù)取反，這也是符合 sin函數(shù)的對稱性的。 ARCHITECTURE a OF dataconvert IS BEGIN PROCESS (convdata,rom) BEGIN If Statement IF convdata=39。在聯(lián)想到前面時(shí)分復(fù)用節(jié)省了 1/2的系統(tǒng)資源。在本設(shè)計(jì)中采用了信號(hào)延時(shí)同步法，其主要是在兩級(jí)信號(hào)傳遞的過程中加一個(gè)延時(shí)環(huán)節(jié)，從而保證在下一個(gè)模塊中讀取的數(shù)據(jù)是穩(wěn)定后的數(shù)據(jù)，即不包含毛刺信號(hào)。 Din : IN STD_LOGIC_VECTOR(9 downto 0)。 END PROCESS 。電源檢查完以后先焊接主芯片，即 FPGA芯片，將 FPGA芯第 5 章 系統(tǒng)性能測試與誤差分析