第4章ic工藝之離子注入-資料下載頁
2025-02-18 08:10本頁面
【正文】 nwell pwell p+ Buried layer p+ Silicon substrate p+ S/D implant n+ S/D implant Spacer oxide Drain Source Drain Source b) p+ and n+ Source/drain implants (performed in two separate operations) + + + + + + + + nwell pwell p+ Buried layer p+ Silicon substrate pchannel transistor p– LDD implant nchannel transistor n– LDD implant Drain Source Drain Source Poly gate a) p– and n– lightlydoped drain implants (performed in two separate operations) Dopant Implant on Vertical Sidewalls of Trench Capacitor n+ p+ Tilted implant Trench for forming capacitor 溝槽電容器（取代 DRAM的平面存儲電容）的側壁摻雜 UltraShallow Junctions 180 nm 20 197。 gate oxide 54 nm arsenic implanted layer Poly gate P118 CMOS Transistors with and without SIMOX Buried Oxide Layer a) Common CMOS wafer construction nwell pwell Epi layer Silicon substrate b) CMOS wafer with SIMOX buried layer nwell pwell Implanted silicon dioxide Silicon substrate Silicon substrate Dose Versus Energy Map Proximity gettering Present applications Evolving applications Poly doping Source/drain Damage engineering Buried layers Retrograde wells Triple wells Vt adjust Channel and drain engineering 1 10 100 1000 10,000 1016 1011 1012 1013 1014 1015 1017 Energy (keV) Dose (atoms/cm2) – （與擴散比較） – 總體優(yōu)于擴散，在當代 IC制造中，已基本取代擴散摻雜 。 1。雜質總量可控 2。大面積均勻 3。深度及分布可控 4。低溫工藝（一般 673K）快速熱退火溫度要高些 5。注入劑量范圍寬（ 1011~1017cm3），劑量控制精度高（ 1%） 6。橫向擴散小 7。淺結工藝 8。最大摻雜濃度 9。光刻標記問題 – .離子注入設計 SUPREM和 TRIM Code 是否掌握了？ – 基本工藝流程（原理和工藝控制參數(shù)） – 選擇性摻雜的掩蔽膜（ Mask） – 質量控制和檢測 – 后退火工藝的目的與方法 – 溝道效應 – 在器件工藝中的各種主要應用 – 離子注入技術的優(yōu)缺點 – 劑量和射程在注入工藝中的重要性 – 離子注入系統(tǒng)的主要子系統(tǒng) –
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