【導(dǎo)讀】下，獨立進行研究工作所取得的成果，成果不存在知識產(chǎn)權(quán)爭議。集體已經(jīng)發(fā)表或撰寫過的作品成果。對本文的研究做出重要貢獻的個人和。集體均已在文中以明確方式標明。此聲明的法律后果由本人承擔。小型化、多功能化發(fā)展。VHDL語言具有強大的電路描述和建模能力，用VHDL開發(fā)的數(shù)字電路與開發(fā)。VHDL語言能夠在系統(tǒng)級、行。不同級別的仿真，能極大得保證設(shè)計的正確性和設(shè)計指標的實現(xiàn)。定設(shè)計項目的要求。數(shù)字鐘是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時序電路。一步學習與掌握各種組合邏輯電路與時序電路的原理與使用方法。對此電子鐘系統(tǒng)進行合理的功能分析后，確定系統(tǒng)功能模塊。本次設(shè)計是應(yīng)用硬件描述語言VHDL進行編程，仿真并硬件實現(xiàn)電子鐘系統(tǒng)。電子鐘系統(tǒng)包括正常計時，鬧。六、本畢業(yè)設(shè)計任務(wù)下達書于2020年1月28日發(fā)出。行的實施方案，同意開題。較好完成任務(wù)書規(guī)定

　　

【正文】 仿真時序圖如圖 圖 bin2led 組件仿真波形圖由上圖分析，輸入的是 0 到 9 的二進制表示形式，輸出的是七段顯示譯碼，本設(shè)計的七段顯示器是共陰極的，所以，如輸入時 6 的二進制 0110，輸出是 1101101。仿真證明程序是可行的。 scan4 組件設(shè)計 在本組件中，sel 線選擇控制輸出 4 組數(shù)字 a，b，c，d，輪流輸出至多路輸出mux_out；同時，電源控制信號 pa，pb，pc，pd 也同步配合多路輸出。下面圖 是 scan4 器件圖。 接口：rst：復(fù)位信號clk：外部時鐘信號a，b，c ，d：分秒的各位數(shù)的七段譯碼pa，pb，pc ， pd：驅(qū)動信號16 圖 scan4 組件器件圖在 QuartusⅡ 軟件中進行仿真后，得到仿真時序圖如圖 圖 scan4 仿真波形圖從上圖可知，clk 每來一個上升沿，輸出 muxout 就輸出 a，b，c ，d 中的一組，同時對應(yīng) pa，pb ，pc ，pd 分別等于 1，如 clk 來第一個上升沿，輸出 muxout 是 a 組，同時 pa=1。符合多路輸出的原理，此組件的程序可行。 scan2 組件設(shè)計 本組件與 scan4 組件相似， sel 線選擇控制輸出 2 組數(shù)字 a，b，輪流輸出至多路輸出 mux_out；同時，電源控制信號 pa，pb 也同步配合多路輸出。 接口：rst：復(fù)位信號clk：外部時鐘信號a，b：小時的各位數(shù)的七段譯碼pa，pb：驅(qū)動信號17 圖 scan2 器件圖在 QuartusⅡ 軟件中進行仿真后，得到仿真時序圖如圖 圖 scan2 仿真波形圖從上圖可知，clk 每來兩個上升沿，輸出 muxout 就輸出 a，b 中的一組，同時對應(yīng)pa，pb 分別等于 1，如 clk 來第一個上升沿，輸出 muxout 是 a 組，同時 pa=1，當來第三個上升沿時，輸出 b 組，同時 pb=1。符合多路輸出的原理，此組件的程序可行。6 各模塊硬件實現(xiàn)結(jié)果當各個模塊仿真結(jié)束之后，就分配管腳，分配管腳如圖 。18 圖 分配管腳圖分配完管腳之后，再編譯一次，編譯通過之后，就可以下載到 CPLD 上了，如圖，是編譯結(jié)果,可以看到工程編譯成功。圖 編譯結(jié)果圖 正常計數(shù)模塊的硬件實現(xiàn)結(jié)果當程序下載到 CPLD 上時，即顯示正常時間，從 00：00：00 開始，圖 是其中的一個時間點 00：00：07。19 圖 正常計數(shù)模塊硬件實現(xiàn)結(jié)果 定時模塊的硬件實現(xiàn)結(jié)果當按下 stop 鍵，時間變?yōu)?00：00：00，如圖 (a)，然后可以調(diào)秒、分、時，設(shè)定定時器的起始時間，按下 ok 鍵，設(shè)定結(jié)束，時間開始遞減，即定時開始,如圖 (b)。定時結(jié)束后，led_stop 燈亮。如圖 (c)，然后顯示正常時間，如圖 (d)。 (a) (b) (c) (d)圖 定時模塊硬件實現(xiàn)結(jié)果20 鬧鐘模塊硬件實現(xiàn)結(jié)果當按下 alarm 鍵，時間變?yōu)?00：00：00，如圖 (a)，然后可以調(diào)秒、分、時，設(shè)定鬧鐘的起始時間，按下 ok 鍵，設(shè)定結(jié)束，如圖 (b)。 (a) (b)圖 鬧鐘模塊硬件實現(xiàn)結(jié)果7 小結(jié)本電子鐘系統(tǒng)采用自頂向下的方法，用硬件描述語言 VHDL 完成。該系統(tǒng)具有開發(fā)周期短，設(shè)計靈活度高，模塊分明，易于實現(xiàn)多功能化等特點。但是本系統(tǒng)也有不足的地方，就是鬧鐘模塊不太完善，有待改進?？傮w上說，本設(shè)計系統(tǒng)能夠?qū)崿F(xiàn)電子鐘的基本功能，能夠較好的進行功能擴展。參考文獻：[1] [M]. 北京:電子工業(yè)出版社, 2020[2] [M]. 北京:清華大學出版社,2020[3] 陳榮,[M]. 北京:機械工業(yè)出版社,2020[4] 楊恒,李愛國等. FPGA/CPLD最新實用技術(shù)指南[M]. 北京:清華大學出版社, 2020[5] 孫研鵬,[M]. 北京:航空工業(yè)出版社, 2020[6] [M]. 北京:國防工業(yè)出版社,2020[7] 曾繁泰,[M]. 北京:清華大學出版社, 2020[8] [M]. 北京: 高等教育出版社, 2020[9] Bob Zeidman, 基于FPGAamp。CPLD的數(shù)字IC設(shè)計方法 [M]. 趙宏圖譯,北京:北京航空航天大學出版社,2020[10] [11] 21 致 謝本課題在設(shè)計和論文的寫作過程中，王增鋒老師多次詢問設(shè)計進程，幫助我開拓設(shè)計思路，給我提供相關(guān)資料，感謝王老師的悉心指導(dǎo)。還有要感謝在本課題的設(shè)計過程中給予我硬件方面的指導(dǎo)和幫助的物理與電子工程學院的于泓老師。同時特別感謝我的班主任孔繁蕓老師這四年來對我的關(guān)心和幫助。感謝鄒海林、李仁璞、孫玉娟、潘輝等老師對我的教育和培養(yǎng)，他們對工作的敬業(yè)精神及踏踏實實的作風，給我產(chǎn)生了積極的影響。最后，感謝我的父親、母親和同學對我的理解與支持。附錄：部分模塊代碼（1）分頻器關(guān)鍵代碼entity div22118400 isport(clk:in std_logic。 f1hz:out std_logic)。end div22118400。architecture behave of div22118400 issignal temp: integer range 0 to 22118399。beginprocess(clk)beginif rising_edge(clk) thentemp=temp+1。if temp=22118399 then f1hz=39。139。 else f1hz=39。039。end if。end if。end process。end behave。（2）鬧鐘模塊關(guān)鍵代碼entity alarm_set isport(rst,hz1:in std_logic。 alarm,ok:in std_logic。 sec_tune:in std_logic。 min_tune:in std_logic。 hour_tune:in std_logic。 sec,min:out integer range 0 to 59。 hour: out integer range 0 to 23)。22 end alarm_set。architecture behave of alarm_set issignal sec_temp,min_temp: integer range 0 to 59。signal hour_temp:integer range 0 to 23。begintuning:process(rst,hz1,alarm,ok)beginif rst=39。139。 then sec_temp=0。min_temp=0。hour_temp=0。elsif rising_edge(hz1) thenif alarm=39。139。 and ok=39。039。 thenif sec_tune=39。139。 then if sec_temp=59 then sec_temp=0。else sec_temp=sec_temp+1。end if。end if。if min_tune=39。139。 then if min_temp=59 then min_temp=0。else min_temp=min_temp+1。end if。end if。if hour_tune=39。139。 then if hour_temp=23 then hour_temp=0。else hour_temp=hour_temp+1。end if。end if。else null。end if。end if。end process tuning。sec=sec_temp。min=min_temp。hour=hour_temp。end behave。（3）定時模塊關(guān)鍵代碼entity stop_watch is port(rst,hz1:in std_logic。 stop:in std_logic。 ok:in std_logic。23 sec_tune:in std_logic。 min_tune:in std_logic。 hour_tune:in std_logic。 stop_sec,stop_min:out integer range 0 to 59。 stop_hour:out integer range 0 to 23。 index:out std_logic。 disp:out std_logic)。end stop_watch。architecture behave of stop_watch is signal a_sec,a_min:integer range 0 to 59。 signal a_hour:integer range 0 to 23。beginprocess(stop,ok,hz1,rst)beginif rst=39。139。then index=39。039。disp=39。039。elsif rising_edge(hz1) then if stop=39。139。 and ok=39。039。 then if sec_tune=39。139。 then if a_sec=59 then a_sec=0。else a_sec=a_sec+1。end if。end if。if min_tune=39。139。 thenif a_min=59 then a_min=0。else a_min=a_min+1。end if。end if。if hour_tune=39。139。 thenif a_hour=23 then a_hour=0。 else a_hour=a_hour+1。end if。end if。disp=39。139。elsif stop=39。139。 and ok=39。139。 then if a_sec=0 then if a_min=0 thenif a_hour=0 then index=39。139。 disp=39。039。24 else a_hour=a_hour1。 a_min=59。 a_sec=59。end if。else a_min=a_min1。 a_sec=59。end if。else a_sec=a_sec1。 index=39。039。 disp=39。139。end if。else disp=39。039。end if。end if。end process。stop_sec=a_sec。stop_min=a_min。stop_hour=a_hour。end behave。