【導(dǎo)讀】下，獨(dú)立進(jìn)行研究工作所取得的成果，成果不存在知識(shí)產(chǎn)權(quán)爭(zhēng)議。集體已經(jīng)發(fā)表或撰寫(xiě)過(guò)的作品成果。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和。集體均已在文中以明確方式標(biāo)明。此聲明的法律后果由本人承擔(dān)。小型化、多功能化發(fā)展。VHDL語(yǔ)言具有強(qiáng)大的電路描述和建模能力，用VHDL開(kāi)發(fā)的數(shù)字電路與開(kāi)發(fā)。VHDL語(yǔ)言能夠在系統(tǒng)級(jí)、行。不同級(jí)別的仿真，能極大得保證設(shè)計(jì)的正確性和設(shè)計(jì)指標(biāo)的實(shí)現(xiàn)。定設(shè)計(jì)項(xiàng)目的要求。數(shù)字鐘是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時(shí)序電路。一步學(xué)習(xí)與掌握各種組合邏輯電路與時(shí)序電路的原理與使用方法。對(duì)此電子鐘系統(tǒng)進(jìn)行合理的功能分析后，確定系統(tǒng)功能模塊。本次設(shè)計(jì)是應(yīng)用硬件描述語(yǔ)言VHDL進(jìn)行編程，仿真并硬件實(shí)現(xiàn)電子鐘系統(tǒng)。電子鐘系統(tǒng)包括正常計(jì)時(shí)，鬧。六、本畢業(yè)設(shè)計(jì)任務(wù)下達(dá)書(shū)于2020年1月28日發(fā)出。行的實(shí)施方案，同意開(kāi)題。較好完成任務(wù)書(shū)規(guī)定

　　

【正文】 仿真時(shí)序圖如圖 圖 bin2led 組件仿真波形圖由上圖分析，輸入的是 0 到 9 的二進(jìn)制表示形式，輸出的是七段顯示譯碼，本設(shè)計(jì)的七段顯示器是共陰極的，所以，如輸入時(shí) 6 的二進(jìn)制 0110，輸出是 1101101。仿真證明程序是可行的。 scan4 組件設(shè)計(jì) 在本組件中，sel 線選擇控制輸出 4 組數(shù)字 a，b，c，d，輪流輸出至多路輸出mux_out；同時(shí)，電源控制信號(hào) pa，pb，pc，pd 也同步配合多路輸出。下面圖 是 scan4 器件圖。 接口：rst：復(fù)位信號(hào)clk：外部時(shí)鐘信號(hào)a，b，c ，d：分秒的各位數(shù)的七段譯碼pa，pb，pc ， pd：驅(qū)動(dòng)信號(hào)16 圖 scan4 組件器件圖在 QuartusⅡ 軟件中進(jìn)行仿真后，得到仿真時(shí)序圖如圖 圖 scan4 仿真波形圖從上圖可知，clk 每來(lái)一個(gè)上升沿，輸出 muxout 就輸出 a，b，c ，d 中的一組，同時(shí)對(duì)應(yīng) pa，pb ，pc ，pd 分別等于 1，如 clk 來(lái)第一個(gè)上升沿，輸出 muxout 是 a 組，同時(shí) pa=1。符合多路輸出的原理，此組件的程序可行。 scan2 組件設(shè)計(jì) 本組件與 scan4 組件相似， sel 線選擇控制輸出 2 組數(shù)字 a，b，輪流輸出至多路輸出 mux_out；同時(shí)，電源控制信號(hào) pa，pb 也同步配合多路輸出。 接口：rst：復(fù)位信號(hào)clk：外部時(shí)鐘信號(hào)a，b：小時(shí)的各位數(shù)的七段譯碼pa，pb：驅(qū)動(dòng)信號(hào)17 圖 scan2 器件圖在 QuartusⅡ 軟件中進(jìn)行仿真后，得到仿真時(shí)序圖如圖 圖 scan2 仿真波形圖從上圖可知，clk 每來(lái)兩個(gè)上升沿，輸出 muxout 就輸出 a，b 中的一組，同時(shí)對(duì)應(yīng)pa，pb 分別等于 1，如 clk 來(lái)第一個(gè)上升沿，輸出 muxout 是 a 組，同時(shí) pa=1，當(dāng)來(lái)第三個(gè)上升沿時(shí)，輸出 b 組，同時(shí) pb=1。符合多路輸出的原理，此組件的程序可行。6 各模塊硬件實(shí)現(xiàn)結(jié)果當(dāng)各個(gè)模塊仿真結(jié)束之后，就分配管腳，分配管腳如圖 。18 圖 分配管腳圖分配完管腳之后，再編譯一次，編譯通過(guò)之后，就可以下載到 CPLD 上了，如圖，是編譯結(jié)果,可以看到工程編譯成功。圖 編譯結(jié)果圖 正常計(jì)數(shù)模塊的硬件實(shí)現(xiàn)結(jié)果當(dāng)程序下載到 CPLD 上時(shí)，即顯示正常時(shí)間，從 00：00：00 開(kāi)始，圖 是其中的一個(gè)時(shí)間點(diǎn) 00：00：07。19 圖 正常計(jì)數(shù)模塊硬件實(shí)現(xiàn)結(jié)果 定時(shí)模塊的硬件實(shí)現(xiàn)結(jié)果當(dāng)按下 stop 鍵，時(shí)間變?yōu)?00：00：00，如圖 (a)，然后可以調(diào)秒、分、時(shí)，設(shè)定定時(shí)器的起始時(shí)間，按下 ok 鍵，設(shè)定結(jié)束，時(shí)間開(kāi)始遞減，即定時(shí)開(kāi)始,如圖 (b)。定時(shí)結(jié)束后，led_stop 燈亮。如圖 (c)，然后顯示正常時(shí)間，如圖 (d)。 (a) (b) (c) (d)圖 定時(shí)模塊硬件實(shí)現(xiàn)結(jié)果20 鬧鐘模塊硬件實(shí)現(xiàn)結(jié)果當(dāng)按下 alarm 鍵，時(shí)間變?yōu)?00：00：00，如圖 (a)，然后可以調(diào)秒、分、時(shí)，設(shè)定鬧鐘的起始時(shí)間，按下 ok 鍵，設(shè)定結(jié)束，如圖 (b)。 (a) (b)圖 鬧鐘模塊硬件實(shí)現(xiàn)結(jié)果7 小結(jié)本電子鐘系統(tǒng)采用自頂向下的方法，用硬件描述語(yǔ)言 VHDL 完成。該系統(tǒng)具有開(kāi)發(fā)周期短，設(shè)計(jì)靈活度高，模塊分明，易于實(shí)現(xiàn)多功能化等特點(diǎn)。但是本系統(tǒng)也有不足的地方，就是鬧鐘模塊不太完善，有待改進(jìn)?？傮w上說(shuō)，本設(shè)計(jì)系統(tǒng)能夠?qū)崿F(xiàn)電子鐘的基本功能，能夠較好的進(jìn)行功能擴(kuò)展。參考文獻(xiàn)：[1] [M]. 北京:電子工業(yè)出版社, 2020[2] [M]. 北京:清華大學(xué)出版社,2020[3] 陳榮,[M]. 北京:機(jī)械工業(yè)出版社,2020[4] 楊恒,李?lèi)?ài)國(guó)等. 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