數(shù)字邏輯設(shè)計(jì)第8章-資料下載頁
2025-08-15 21:44本頁面
【正文】 1 0 1 0 0 D0 Q2 Q1Q0 0 1 00 01 11 10 D 0 1 1 0 1 0 0 1 D = Q2Q 1’Q0 + Q2’Q1 + Q2’Q0’ 98 CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L Q0 Q1 Q2 Q3 用移位寄存器構(gòu)成 序列信號(hào)發(fā)生器 例：產(chǎn)生一個(gè) 8位的序列信號(hào) 00010111 1 0 1 1 1 0 0 0 Q2Q1Q0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 0 1 0 0 D0 D = Q2Q 1’Q0 + Q2’Q1 + Q2’Q0’ 組合邏輯 99 用移位寄存器構(gòu)成 序列信號(hào)發(fā)生器 例：產(chǎn)生一個(gè) 8位的序列信號(hào) 00000011 1） 位數(shù)的選擇： 與序列信號(hào)長度 （ 狀態(tài)數(shù) ） 有關(guān)： 8個(gè)狀態(tài) ， 至少 3位； 與序列信號(hào)的具體類型有關(guān)：如果選 3位 ， 則會(huì)出現(xiàn) 4次 000， 選 4位 ？ 5位 ？ … 2） 設(shè)計(jì)步驟： 畫出狀態(tài)轉(zhuǎn)換圖 ， 填寫狀態(tài)轉(zhuǎn)換表； 解決無效狀態(tài)：成本最小與風(fēng)險(xiǎn)最??； 化簡得出第一個(gè)觸發(fā)器的激勵(lì)方程 。 00010111100 序列信號(hào)發(fā)生器 ? 例：設(shè)計(jì)一個(gè) 110101 序列信號(hào)發(fā)生器 – 利用觸發(fā)器 – 利用計(jì)數(shù)器 – 利用移位寄存器 利用通用移位寄存器 74 194和多路復(fù)用器 74 151及合適的非門實(shí)現(xiàn) 0111010001序列發(fā)生器。（注意：74X194的 4個(gè)輸出端都能輸出該序列，必須畫邏輯圖） 101 移位寄存器實(shí)現(xiàn)序列檢測功能 設(shè)計(jì)一個(gè) 110串行序列檢測電路， 利用移位寄存器實(shí)現(xiàn) CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L A Z B Z 當(dāng)電路檢測到 輸入 A 連續(xù)出現(xiàn) 110 時(shí)， 輸出 Z為 1 輸入 連續(xù)出現(xiàn) 110， 且輸入 B為 1 時(shí)， 輸出 Z為 1。 102 移位寄存器實(shí)現(xiàn)序列檢測功能 例：用 D觸發(fā)器構(gòu)成移位寄存器，加上必要的門電路設(shè)計(jì)一個(gè)序列信號(hào)檢測電路，有一個(gè)串行輸入端X和一個(gè)輸出端 Z。每當(dāng)接收到 “ 11010”數(shù)據(jù)串時(shí)，輸出 Z=1，否則 Z=0。畫出電路連接圖。 MEALY型？ MOORE型？ 103 串 /并轉(zhuǎn)換 源模塊 Source module 目的模塊 Destination module 控制 電路 控制 電路 并 串 轉(zhuǎn)換器 串 并 轉(zhuǎn)換器 并行 數(shù)據(jù) 并行 數(shù)據(jù) 串行數(shù)據(jù) SYNC 同步脈沖 104 105 并串轉(zhuǎn)換 CLK CLKINH SH/LD CLR SER A B C D E F G H QH 74x166 D7 D6 D5 D4 D3 D2 D1 D0 并行數(shù)據(jù) ? SDATA CLOCK CLOCK SYNC CLK CLR LD ENP ENT A QA B QB C QC D QD RCO ’163 CLK CLR LD ENP ENT A QA B QB C QC D QD RCO ’163 計(jì) 數(shù) 低 位 計(jì) 數(shù) 高 位 時(shí) 隙 數(shù) 位 數(shù) RESET_L 到 目 標(biāo) +5V 106 CLK CLR SERA SERB 74x164 QA QB QC QD QE QF QG QH SDATA CLOCK CLK CLR LD ENP ENT A QA B QB C QC D QD RCO ’163 CLK CLR LD ENP ENT A QA B QB C QC D QD RCO ’163 SYNC +5V CLK EN 1D 1Q 2D 2Q 3D 3Q 4D 4Q 5D 5Q 6D 6Q 7D 7Q 8D 8Q 74x377 并行 數(shù)據(jù) 位數(shù) +5V +5V 串并轉(zhuǎn)換 107 Iterative versus Sequential Circuits PI CI CO PO CLK 寄存器 CLOCK PIj POj 空間與時(shí)間的折衷 利用寄存器保存中間數(shù)據(jù) ， 將組合電路中的 n次迭代用 1個(gè)模塊的 n次使用代替 ， 在 n個(gè)時(shí)鐘周期中完成 （ 每個(gè)時(shí)鐘周期進(jìn)行一次迭代 ） ； 電路結(jié)構(gòu)簡化，成本降低。 108 串行比較 ： 2個(gè)連續(xù) 4位數(shù)相等比較；利用 D觸發(fā)器暫存低位比較結(jié)果； Iterative versus Sequential Circuits 109 ? 串行相加 ： 2個(gè)連續(xù) 4位數(shù)相加 ， 利用 D觸發(fā)器暫存進(jìn)位數(shù)據(jù) Iterative versus Sequential Circuits 110 同步設(shè)計(jì)中的其他問題 Synchronous Design Methodology 同步系統(tǒng) ? 分解 ? 模塊結(jié)構(gòu) 數(shù)據(jù)單元 + 控制單元 data unit control unit 寄存器、計(jì)數(shù)器、存儲(chǔ)器 產(chǎn)生控制信號(hào)（狀態(tài)機(jī)） 111 Synchronous System Structure 命令 控制 控制 控制 數(shù)據(jù)輸入 數(shù)據(jù)輸出 輸 入 輸 出 數(shù)據(jù)單元 data unit 控制單元 control unit （狀態(tài)機(jī)） 時(shí)鐘 條件 112 同步設(shè)計(jì)中的障礙 競爭和冒險(xiǎn)可以不考慮 – Clock Skew (時(shí)鐘偏移 ) 同步設(shè)計(jì)中的其他問題 113 同步設(shè)計(jì)中的障礙 競爭和冒險(xiǎn)可以不考慮 ? Clock Skew (時(shí)鐘偏移 ) ? 原因： 時(shí)鐘信號(hào)通過的路徑長度不同 ， 驅(qū)動(dòng)的負(fù)載不同； ? 結(jié)果： 各觸發(fā)器狀態(tài)變化時(shí)刻不一致 。 ? 解決方案： ? 盡量讓時(shí)鐘信號(hào)通過同樣的門延遲； ? 盡量平均分配時(shí)鐘信號(hào)的負(fù)載； ? 采用樹狀結(jié)構(gòu)安排時(shí)鐘線路； 同步設(shè)計(jì)中的其他問題 114 作 業(yè) ? ? ? 115 作 業(yè) ? ? ? ? 116 作 業(yè) ? (d) ?
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