數(shù)字電路邏輯設(shè)計(jì)第八章pld可編程邏輯器件pld-資料下載頁
2024-12-08 09:45本頁面
【正文】 列 (FPGA) PLD器件基于 “ 與 或 ” 陣列結(jié)構(gòu)； FPGA器件 基于門陣列結(jié)構(gòu)； 特點(diǎn)： ? 不受 “ 與 或 ” 陣列結(jié)構(gòu)限制和宏單元中觸發(fā)器和 I/O端數(shù)量限制； ? 依靠?jī)?nèi)部的門陣列邏輯單元以及它們的連接構(gòu)成任何復(fù)雜的邏輯電路； ? 具有更高的密度和更大的靈活性； 60 60 第八章 可編程邏輯器件 PLD 60 60 FPGA的基本結(jié)構(gòu)： 可編程邏輯模塊 CLB 輸入／輸出模塊 IOB 互連資源 IR ⑴ 可編程邏輯模塊 CLB 結(jié)構(gòu)形式： ① 查找表結(jié)構(gòu) ② 多路開關(guān)結(jié)構(gòu) ③ 多級(jí)與非門結(jié)構(gòu) 。 電路組成： 邏輯函數(shù)發(fā)生器 觸發(fā)器 數(shù)據(jù)選擇器 信號(hào)變換 61 61 第八章 可編程邏輯器件 PLD 61 61 ⑵ 可編程輸入／輸出模塊 (IOB) IOB主要完成芯片內(nèi)部邏輯與外部封裝腳的接口，它通常排列在芯片的四周；提供了器件引腳和內(nèi)部邏輯陣列的接口電路。每一個(gè) IOB控制一個(gè)引腳 (除電源線和地線引腳外 )，將它們可定義為輸入、輸出或者雙向傳輸信號(hào)端。 62 62 第八章 可編程邏輯器件 PLD 62 62 ⑶ 可編程互連資源 (IR) 包括各種長度的連線線段和一些可編程連接開關(guān) 。 連線通路的數(shù)量與器件內(nèi)部陣列的規(guī)模有關(guān) ， 陣列規(guī)模越大 ， 連線數(shù)量越多 。 互連線按相對(duì)長度分為單線 、 雙線和長線三種 。 63 63 第八章 可編程邏輯器件 PLD 63 63 FPGA的基本結(jié)構(gòu) 64 64 第八章 可編程邏輯器件 PLD 64 64 FPGA 的結(jié)構(gòu)示意圖 C L B C L BC L BC L BC L BC L BC L BC L BC L B C L BC L BC L BC L BC L BC L BC L B布線區(qū)I O B I O B I O B I O B I O B I O B I O BI O BI O BI O BI O BI O BI O BI O B I O B I O B I O B I O B I O B I O BI O BI O BI O BI O BI O BI O B圖 . 3 F P G A 的結(jié)構(gòu)示意圖65 65 第八章 可編程邏輯器件 PLD 65 65 C1? C44? 16M MM MMMM MM MM MMMMMMMMM? 16? 8H1 DIN/H2 SR / H0ECS/ R 控制S/ R 控制DECSDRDQDECSDRDQG4G3G2G1F4F3F2F1邏輯函數(shù)產(chǎn)生器F邏輯函數(shù)產(chǎn)生器G邏輯函數(shù)產(chǎn)生器HG ’H’F’K(C L O CK )可編程數(shù)據(jù)選擇器DINF’G ’H’G ’H’DINF’G ’H’11YQYXQXM SR A M 存儲(chǔ)單元簡(jiǎn)化的 CLB原理框圖 66 66 第八章 可編程邏輯器件 PLD 66 66 ∨∨上拉 / 下拉控制擺率控制TDI/OI2CEIC L KI1O C L KO u tCEQDCEQ輸出三態(tài)緩沖器輸入緩沖器VDD簡(jiǎn)化的 IOB原理框圖 現(xiàn)場(chǎng)可編程門陣列 (FPGA) 第八章 可編程邏輯器件 PLD 三 、 現(xiàn)場(chǎng)可編程門陣列 FPGA—— 基本結(jié)構(gòu) FPGA的編程單元是基于靜態(tài)存儲(chǔ)器（ SRAM） 結(jié)構(gòu)，從理論上講，具有無限次重復(fù)編程的能力 下面介紹 XILINX公司的 XC4000E系列芯片，了解FPGA內(nèi)部各個(gè)模塊的功能。 可配置邏輯 模塊 CLB 輸入 /輸出 模塊 I/OB 可編程 連線 PI 編程開關(guān) 矩陣 PSM 第五節(jié) 高密度可編程邏輯器件 HDPLD原理及應(yīng)用 68 68 第八章 可編程邏輯器件 PLD 68 68 ? SRAM結(jié)構(gòu)：可以無限次編程，但它屬于易失性元件，每次使用要進(jìn)行配載； ? 內(nèi)部連線結(jié)構(gòu)： EDPLD的信號(hào)匯總于編程內(nèi)連矩陣 ， 然后分配到各個(gè)宏單元 ， 因此信號(hào)通路固定 ， 系統(tǒng)速度可以預(yù)測(cè) 。 FPGA的內(nèi)連線是分布在 CLB周圍 ， 而且編程的種類和編程點(diǎn)很多 ， 使得布線相當(dāng)靈活 ， 因此在系統(tǒng)速度方面低于 EDPLD的速度 。 三 、 現(xiàn)場(chǎng)可編程門陣列 FPGA—— 特點(diǎn) 第五節(jié) 高密度可編程邏輯器件 HDPLD原理及應(yīng)用 69 69 第八章 可編程邏輯器件 PLD 69 69 ? 芯片邏輯利用率：由于 FPGA的 CLB規(guī)模小 ， 可分為兩個(gè)獨(dú)立的電路 ， 又有豐富的連線 ， 所以系統(tǒng)綜合時(shí)可進(jìn)行充分的優(yōu)化 ， 以達(dá)到邏輯最高的利用 。 ? 芯片功耗 ： 高密度可編程邏輯器件 HDPLD的功耗一般在～ ，而 FPGA芯片功耗 ～ 5mW， 靜態(tài)時(shí)幾乎沒有功耗，所以稱 FPGA為零功耗器件。 三 、 現(xiàn)場(chǎng)可編程門陣列 FPGA—— 特點(diǎn) 第五節(jié) 高密度可編程邏輯器件 HDPLD原理及應(yīng)用 70 70 第八章 可編程邏輯器件 PLD 70 70 技術(shù)的推動(dòng)與電路設(shè)計(jì)的革命 — 用 CPLD和 FPGA設(shè)計(jì)數(shù)字系統(tǒng) 器件：高集成度、超小型、低功耗、表面貼裝 ISP技術(shù)與強(qiáng)大的開發(fā)系統(tǒng)功能 硬件描述語言（ HDL） 計(jì)算機(jī)功能極大增強(qiáng)與 EDA技術(shù)普及 硬件設(shè)計(jì)軟件化與軟件實(shí)現(xiàn)硬件化－ ASIC 自頂向下的設(shè)計(jì)流程 SOC－－ System On Chip 理論設(shè)計(jì) 自頂向下 框圖設(shè)計(jì) EDA設(shè)計(jì) 仿 真 樣 機(jī) 完成 開始 理論設(shè)計(jì) 自底向上 電路設(shè)計(jì) 單元試驗(yàn) 系統(tǒng)調(diào)試 樣 機(jī) 完成 開始 71 71 第八章 可編程邏輯器件 PLD 71 71 1. 存儲(chǔ)器分為 RAM 和 ROM ； 2. RAM是隨機(jī)存取存儲(chǔ)器分動(dòng)態(tài)和靜態(tài)； 3. PROM是編程只讀存儲(chǔ)器 ， 可用來存儲(chǔ)程序 、 固定數(shù)據(jù) ， 程序及數(shù)據(jù)是以二進(jìn)制碼的形式事先存入 PROM中 ， 它們不會(huì)丟失 。 4. PROM除了存儲(chǔ)數(shù)據(jù)外 ， 還可以編程邏輯函數(shù) 。 5. 編程邏輯函數(shù)的器件還包括 EPROM、 PLA、 PAL和 GAL等 。 6. HDPLD分為 CPLD和 FPGA。 7. CPLD實(shí)現(xiàn)組合邏輯函數(shù)是從任何組合邏輯電路均可表示為與或表達(dá)式，加上觸發(fā)器可實(shí)現(xiàn)時(shí)序電路的原理出發(fā)而構(gòu)成 . 小 結(jié)
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