fpga設計流程-資料下載頁
2025-08-04 10:29本頁面
【正文】 or Graphics公司的Modelsim是業(yè)界較好的仿真工具，其仿真功能強大，且圖形化界面友好，而且具有結構、信號、波形、進程、數(shù)據(jù)流等窗口。將FPGA設計（以HDL方式）輸入后進行編譯即可進行前仿真，其最新版本Modelsim SE/Plus HDL混合仿真。在仿真時可以編寫HDL激勵文件或執(zhí)行組模式方式。組模式方式類似批處理方式，可以連續(xù)執(zhí)行事先在文件中寫好的多個執(zhí)行命令，這對重新仿真或重復執(zhí)行多個命令特別有效。在仿真過程中可以執(zhí)行性能分析與代碼覆蓋分析。性能分析在程序代碼執(zhí)行過程中可以分析出各部分代碼執(zhí)行時占用整個執(zhí)行時間的百分率。在此信息下，設計者可以找到設計的瓶頸并通過優(yōu)化代碼減少仿真時間。代碼覆蓋分析可以使設計者確切知道在測試臺上正在進行的代碼位置，以方便設計者調(diào)試。由Modelsim進行仿真，需要導出VHDL或Verilog HDL網(wǎng)表。此網(wǎng)表是由針對特定FPGA器件的基本單元組成的。這些基本單元在FPGA廠家提供的廠家?guī)熘泻衅涠x和特性，且廠家一般提供其功能的VHDL或Verilog VDL庫。因此，在Modelsim下進行仿真，需要設置廠家?guī)煨畔?。如使用Altera公司的Apex20ke系列，（）。除網(wǎng)表外，還需要布局布線輸出的標準延時文件（sdf），將sdf文件加入仿真可以在窗口化界面設置加入，或通過激勵指定。如使用Verilog HDL時加入反標語句$sdf_annotate(“”，Top)通過參數(shù)路徑指定即可。在綜合階段，應利用設計指定的約束文件將RTL級設計功能實現(xiàn)并優(yōu)化到具有相等功能且具有單元延時（但不含時序信息）的基本器件中，如觸發(fā)器、邏輯門等，得到的結果是功能獨立于FPGA的網(wǎng)表。它不含時序信息，可作為后續(xù)的布局布線使用。使用FPGA Compiler II進行綜合后可以導出EDIF網(wǎng)絡。在實際階段，主要是利用綜合后生成的EDIF網(wǎng)表并基于FPGA內(nèi)的基本器件進行布局布線?？梢岳貌季€工具Foundation Series選用具體器件（如Virtex系列器件）進行布局布線加以實現(xiàn)，也可以使用布線工具Quartus選用Apex20ke系列器件進行布局布線加以實現(xiàn)，同時輸出相應的VHDL或Verilog HDL格式，以便在Modelsim下進行仿真。關于其它階段，因篇幅關系，在此不再述。在數(shù)字系統(tǒng)設計的今天，利用多種EDA工具進行處理，同時使用FPGA快速設計專用系統(tǒng)或作為檢驗手段已經(jīng)成為數(shù)字系統(tǒng)設計中不可或缺的一種方式，了解并熟悉其設計流血應成為現(xiàn)今電子工程師的一種必備知
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