【導(dǎo)讀】點(diǎn)，經(jīng)濟(jì)實(shí)用，成本低廉。具有產(chǎn)生三種基本波形脈沖信號(hào)，沖輸出頻率可調(diào)，范圍從100HZ到1kHZ,步進(jìn)為100HZ；幅度可調(diào)，從0到5伏，步進(jìn)為。隨著我國(guó)的經(jīng)濟(jì)日益增長(zhǎng)，社會(huì)對(duì)電子產(chǎn)品的需求量也就越來(lái)越大，目前，我國(guó)的電子產(chǎn)品市場(chǎng)正在迅速的壯大，市場(chǎng)前景廣闊。

　　

【正文】 01=X:=39。039。amp。SININ+SQUIN。Q=X(8 DOWNTO 1)。RI1:=39。139。QADD=ZZZZZZ。 WHEN110=X:=39。039。amp。TRIIN+SQUIN。Q=X(8 DOWNTO 1)。RI1:=39。139。QADD=ZZZZZZ。 WHEN111=X:=39。039。amp。TRIIN+SININ。Y:=39。039。amp。X+SQUIN。Q=Y(9 DOWNTO 2)。 RI1:=39。139。QADD=ZZZZZZ。 WHEN OTHERS=NULL。 END CASE。 RI=RI1。 END PROCESS。 END。 Sig: LIBRARY IEEE。 USE 。 USE 。 ENTITY SIG IS PORT( CLK:IN STD_LOGIC。 SINOUT:OUT STD_LOGIC_VECTOR(7 TO 0))。 END。 ARCHITECTURE ONE OF SIG IS SIGNAL MSIN:INTEGER RANGE 0 TO 60。 BEGIN PROCESS(CLK) VARIABLE VSIN:INTEGER RANGE 0 TO 60。 BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN IF VSIN=60 THEN VSIN:=0。 ELSE VSIN:=VSIN+1。 END IF。 END IF。 MSIN=VSIN。 END PROCESS。 PROCESS(MSIN) BEGIN CASE MSIN IS WHEN 0=SINOUT=01111110。 WHEN 1=SINOUT=10001011。 WHEN 2=SINOUT=10011000。 WHEN 3=SINOUT=10100101。 WHEN 4=SINOUT=10110001。 WHEN 5=SINOUT=10111101。 基于 FPGA 的信號(hào)發(fā)生器設(shè)計(jì)論文 33 WHEN 6=SINOUT=11001000。 WHEN 7=SINOUT=11010010。 WHEN 8=SINOUT=11011100。 WHEN 9=SINOUT=11100100。 WHEN 10=SINOUT=11101011。 WHEN 11=SINOUT=11110001。 WHEN 12=SINOUT=11110110。 WHEN 13=SINOUT=11111001。 WHEN 14=SINOUT=11111011。 WHEN 15=SINOUT=11111100。 WHEN 16=SINOUT=11111011。 WHEN 17=SINOUT=11111001。 WHEN 18=SINOUT=11110110。 WHEN 19=SINOUT=11110001。 WHEN 20=SINOUT=11101011。 WHEN 21=SINOUT=11100100。 WHEN 22=SINOUT=11011100。 WHEN 23=SINOUT=11010010。 WHEN 24=SINOUT=11001000。 WHEN 25=SINOUT=10111101。 WHEN 26=SINOUT=10110001。 WHEN 27=SINOUT=10100101。 WHEN 28=SINOUT=10011000。 WHEN 29=SINOUT=10001011。 WHEN 30=SINOUT=01111110。 WHEN 31=SINOUT=01110001。 WHEN 32=SINOUT=01100100。 WHEN 33=SINOUT=01010111。 WHEN 34=SINOUT=01001011。 WHEN 35=SINOUT=00111111。 WHEN 36=SINOUT=00110100。 WHEN 37=SINOUT=00101010。 WHEN 38=SINOUT=00100000。 WHEN 39=SINOUT=00011000。 WHEN 40=SINOUT=00010001。 WHEN 41=SINOUT=00001011。 WHEN 42=SINOUT=00000110。 WHEN 43=SINOUT=00000011。 WHEN 44=SINOUT=00000001。 WHEN 45=SINOUT=00000000。 WHEN 46=SINOUT=00000001。 WHEN 47=SINOUT=00000011。 WHEN 48=SINOUT=00000110。 WHEN 49=SINOUT=00001011。 基于 FPGA 的信號(hào)發(fā)生器設(shè)計(jì)論文 34 WHEN 50=SINOUT=00010001。 WHEN 51=SINOUT=00011000。 WHEN 52=SINOUT=00100000。 WHEN 53=SINOUT=00101010。 WHEN 54=SINOUT=00110100。 WHEN 55=SINOUT=00111111。 WHEN 56=SINOUT=01001011。 WHEN 57=SINOUT=01010111。 WHEN 58=SINOUT=01100100。 WHEN 59=SINOUT=01110001。 WHEN 60=SINOUT=01111110。 WHEN OTHERS=NULL。 END CASE。 END PROCESS。 END。 Trigon: LIBRARY IEEE。 USE 。 USE 。 ENTITY TRIGON IS PORT(CLK:IN STD_LOGIC。 TRIOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END。 ARCHITECTURE ONE OF TRIGON IS BEGIN PROCESS(CLK) VARIABLE PD:STD_LOGIC。 VARIABLE TGE:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN IF CLK39。EVENT AND CLK=39。139。THEN IF PD=39。039。THEN IF TGE=11101110THEN TGE:=11111111。PD:=39。139。 ELSE TGE:=TGE+17。 END IF。 ELSE IF TGE=00010001THEN TGE:=00000000。PD:=39。039。 ELSE TGE:=TGE17。 END IF。 END IF。 END IF。 TRIOUT=TGE。 END PROCESS。 END。 基于 FPGA 的信號(hào)發(fā)生器設(shè)計(jì)論文 35 Trigon1源程序 : LIBRARY IEEE。 USE 。 USE 。 ENTITY TRIGON1 IS PORT(CLK:IN STD_LOGIC。 TRIOUT1,TRIOUT2,TRIOUT3:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END。 ARCHITECTURE ONE OF TRIGON1 IS FUNCTION SELE(CLK:IN STD_LOGIC。 VARIABLE PD:STD_LOGIC。 CONSTANT BJZ:STD_LOGIC_VECTOR。 VARIABLE TGE:STD_LOGIC_VECTOR(7 DOWNTO 0))RETURN STD_LOGIC_VECTOR IS BEGIN IF CLK39。EVENT AND CLK=39。139。THEN IF PD=39。039。THEN IF TGE=11111111BJZ THEN TGE:=11111111。PD:=39。139。 ELSE TGE:=TGE+BJZ。 END IF。 ELSE IF TGE=BJZ THEN TGE:=00000000。PD:=39。039。 ELSE TGE:=TGEBJZ。 END IF。 END IF。 END IF。 RETURN STD_LOGIC_VECTOR(TGE)。 END FUNCTION SELE。 BEGIN PROCESS(CLK) VARIABLE PD1,PD2,PD3:STD_LOGIC。 VARIABLE TGE11,TGE21,TGE31:STD_LOGIC_VECTOR(7 DOWNTO 0)。 CONSTANT BJZ1:STD_LOGIC_VECTOR:=00010001。 CONSTANT BJZ2:STD_LOGIC_VECTOR:=00100010。 CONSTANT BJZ3:STD_LOGIC_VECTOR:=00110011。 BEGIN TRIOUT1=SELE(CLK,PD1,TGE11,BJZ1)。 TRIOUT2=SELE(CLK,PD2,TGE21,BJZ2)。 TRIOUT3=SELE(CLK,PD3,TGE31,BJZ3)。 END PROCESS。 END。 Ztt源程序 : LIBRARY IEEE。 基于 FPGA 的信號(hào)發(fā)生器設(shè)計(jì)論文 36 USE 。 USE 。 ENTITY ZTT IS PORT(DAIN,YWCLK,LOCK,PLCLK:IN STD_LOGIC。 ADDIN:OUT STD_LOGIC_VECTOR(5 DOWNTO 0)。 SQUIN,TRIIN,SININ:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END。 ARCHITECTURE ONE OF ZTT IS COMPONENT ADDRESS IS PORT(CLK:IN STD_LOGIC。 ADDOUT:OUT STD_LOGIC_VECTOR(5 DOWNTO 0))。 END COMPONENT。 COMPONENT SIG IS PORT(CLK:IN STD_LOGIC。 SINOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT。 COMPONENT SQUARE IS PORT(CLK:IN STD_LOGIC。 SQUOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT。 COMPONENT TRIGON IS PORT(CLK:IN STD_LOGIC。 TRIOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT。 COMPONENT ywq is port(DATEIN,CLK,DATELOCK:in std_logic。 MOVOUT:out std_logic_vector(7 downto 0))。 END COMPONENT。 COMPONENT fpq IS port(CLK:in std_logic。 MOVIN:in std_logic_vector(7 downto 0)。 CLKOUT:out std_logic)。 END COMPONENT。 SIGNAL CLK1:STD_LOGIC。 SIGNAL MOV:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN U1:ywq PORT MAP(DATEIN=DAIN,CLK=YWCLK,DATELOCK=LOCK,MOVOUT=MOV)。 U2:fpq PORT MAP(MOVIN=MOV,