基于vhdl的數(shù)字鐘設(shè)計及其仿真-資料下載頁
2024-11-10 15:48本頁面
【導讀】所謂數(shù)字鐘是指利用電子電路構(gòu)成的計時器，相對機械鐘而言，數(shù)字鐘能達到準確計時，同時能對該種進行調(diào)整。當然，在此基礎(chǔ)上還能夠?qū)崿F(xiàn)整點報時，定時報鬧等功能。系統(tǒng)，然后進行詳細設(shè)計，決定各個功能子系統(tǒng)的VHDL程序，最后進行調(diào)試仿真。對于時鐘，最基本的要求應具有時分秒的計數(shù)功能。對于秒必須滿足每滿60s，分要記。計起，對于時滿24后也應重新從零計起。此外當數(shù)字中走慢或走快時，還應能予以調(diào)整。個分頻器后輸出頻率為2Hz的校準信號脈沖clk1。工作狀態(tài)時分秒計數(shù)器采用同步計數(shù)方式其時鐘脈沖端均接有分頻器輸出的時鐘信號clk.。en為使能端，高電平有效。三個計數(shù)器的復位端clr置入數(shù)據(jù)控制端ld都接高電平，故其置。0]失效，且各計數(shù)器輸出端分別接譯碼顯示電路。其結(jié)果仍影響到時計數(shù)器，因為此時沒有校時信號。為1時,二分頻電路有效，t=2clk,實現(xiàn)了分頻作用。來24個clk時鐘脈沖，進位co產(chǎn)生一個脈沖，實現(xiàn)了二十四進制計數(shù)。
【正文】 then if(ql9)then ql=ql+1。 else ql=0000。 if(qh5) then qh=qh+1。 else qh=0000。 end if。 end if。 end if。 end if。 end process。 end bhv2。 configuration con_con60v of con60v is for bhv2 end for。 end con_con60v。 con60v d_ff library ieee。 use 。 entity d_ff is port(d:in std_logic。 clk:in std_logic。 q: out std_logic)。 end d_ff。 architecture bhv3 of d_ff is begin process(clk) begin if(clk39。event and clk=39。139。) then q=d。 end if。 end process。 end bhv3。 configuration con_d_ff of d_ff is for bhv3 end for。 end con_d_ff。 d_ff mux21 library ieee。 use 。 entity mux21 is port(a,b,s:in std_logic。 y:out std_logic)。 end mux21。 architecture bhv4 of mux21 is begin y=a when s=39。039。 else b。 end bhv4。 configuration con_mux21 of mux21 is for bhv4 end for。 end con_mux21。 mux21 and21 library ieee。 use 。 entity and21 is port(a,b:in std_logic。 y:out std_logic)。 end and21。 architecture and21_arch of and21 is begin y=a and b。 end and21_arch。 configuration con_and21 of and21 is for and21_arch end for。 end con_and21。 and21 六 總結(jié) 本次通過數(shù)字鐘實現(xiàn)的例子展現(xiàn)了 VHDL 在靈活性，層次化設(shè)計方法的優(yōu)點。程序中 設(shè)計了五種元件 ,采用配置的方式分別將其實體和結(jié)構(gòu)體相連結(jié)。再通過元件的例化，端口映射把實現(xiàn)數(shù)字鐘的整個電路圖。說明了 VHDL 語言具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模與描述。 附：數(shù)字時鐘的的具體電路圖
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