最新vhdl課程設(shè)計數(shù)字鐘-資料下載頁
2025-06-29 02:04本頁面
【正文】 計到59時小時才能加1，當(dāng)小時計時到24后，則回到00。④報時功能：當(dāng)分為59，秒到51開始每隔一秒讓揚聲器響一次。. 仿真波形 設(shè)置仿真時間為1ns，end time為50us，以使其有足夠長的時間反應(yīng)各個輸出信號的變化。設(shè)置rst為低電平，即外部不能校時，可以看到秒低位sec0從0到9后，秒高位sec1加1，sec1從0加到5，分和小時類似。當(dāng)51秒，53秒，55秒，57秒,59秒時speaker有一個高電平，即發(fā)聲一次。5. 硬件測試. 引腳設(shè)置選擇電路系統(tǒng)的電路模式7，引腳分配分別為：主頻時鐘clk1接clock2（第17引腳）；setsec、setmin、sethour分別接鍵鍵鍵（PIO0、PIOPIO6分別對應(yīng)第7腳）；rst接鍵5（PIO4對應(yīng)第5腳）；sec1【3...0】由數(shù)碼管2顯示，分別接PIO2PIO2PIO2PIO20（對應(yīng)第50、4447腳）、sec0【3..0】由數(shù)碼管1顯示，分別接PIO1PIO1PIO1PIO16（對應(yīng)第4439腳）；min1【3..0】由數(shù)碼管5顯示，分別接PIO3PIOPIO2PIO28（對應(yīng)第7770、69腳）；min0【3..0】由數(shù)碼4來顯示，分別接PIO2PIO2PIO2PIO24（對應(yīng)第66551腳）；hr1【3..0】由數(shù)碼管8顯示，分別接PIO3PIO3PIO3PIO36（對應(yīng)第84,8777腳）；hr0【3..0】由數(shù)碼管7顯示，分別接PIO3PIO3PIO3PIO32（對應(yīng)第77773腳）；speaker由D8顯示，接PIO47（對應(yīng)第106腳）； 配置文件下載將編譯產(chǎn)生的SOF格式配置進FPGA中，打開編程窗和配置文件，將實驗系統(tǒng)和并口通信線連接好，打開電源。在菜單TOOL中選擇programmer，單機下載標(biāo)符start按鈕，即進入對目標(biāo)器件FPGA的配置下載操作。配置文件下載成功后，clock2選擇8HZ。 上電后，秒滿59向分進1后又從00開始計數(shù)，分滿59向小時進1后從00開始計數(shù)，小時滿24從00開始計數(shù)。按鍵5（rst）后，計時停止，可以用鍵1分別對小時、分、秒進行重新設(shè)置時間數(shù)碼管顯示為設(shè)置的新時間，再按鍵5（rst）后，系統(tǒng)就再設(shè)置的時間上開始計數(shù)。當(dāng)時間到59分555559秒時，輸出報時信號。心得體會實驗分頻部分由于在上學(xué)期學(xué)習(xí)時對這一實驗的原理了解并不是很深，所以在設(shè)計分頻程序時不知如何下手，通過對實驗書的《數(shù)控分頻器的設(shè)計》實驗的研究寫出的一個8分頻的程序，即對輸入的時鐘信號進行8分頻，輸入的為8HZ，則秒脈沖達到了1HZ，剛好一秒使秒加1。揚聲器部分，開始是使用的揚聲器，但硬件下載時始終沒有報時，后來才知道是時鐘信號頻率太低，8HZ揚聲器不能發(fā)聲，所以才改用用燈來代替揚聲器。第一次測試時，分秒時是獨立走數(shù)字的，原來是沒有考慮到秒和分的進位問題。sec0，sec1，min0，min1，hr0，hr1的數(shù)據(jù)類型開始并非定義的buffer，在編譯的時候系統(tǒng)建議定義為buffer。后來又用了out驗證，結(jié)果是正確的。經(jīng)過多次改正后才得到了正確的結(jié)果，從這個過程中也加深了對EDA的理解，收獲頗多。 9
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