第八講集成電路可測(cè)性原理與設(shè)計(jì)-資料下載頁(yè)
2025-07-20 23:08本頁(yè)面
【正文】 (Y) = min[ CC0(X1), CC0(X2) ] + 1 CC0(Y) = CC1(X1) + CC1(X2) + 1 CO(X1) = CC1(X2) + CO(Y) + 1 CO(X2) = CC1(X1) + CO(Y) + 1 2X1X ?2022/8/17 浙大微電子 22/26 測(cè)試因子值 因?yàn)槭墙M合電路 , 故其與時(shí)序有關(guān)的測(cè)試因子值均為 0 2022/8/17 浙大微電子 23/26 增加 I/O端口降低測(cè)試因子的方法 ? 當(dāng)某結(jié)點(diǎn) X的可觀察因子 CO(X) 過(guò)大時(shí) , 可通過(guò)增加一個(gè)輸出端口的辦法 , 將該點(diǎn)直接引出 。 ? 當(dāng)某點(diǎn) X的可控制因子過(guò)大時(shí) , – 當(dāng) CC0(X)過(guò)大時(shí) ,可插入一個(gè)“與門(mén)”使之下降 : CC0(X’) = min [ CC0(X), CC0( I ) ] + 1 = 1 + 1 = 2 – 當(dāng) CC1(X)過(guò)大時(shí) ,可插入一個(gè)“或門(mén)”使之下降 : CC1(X’) = min [ CC1(X), CC1( I ) ] + 1 = 1 + 1 = 2 ? 在某些特殊情況下還可直接將該 X點(diǎn)與增加的輸入端 I相連。 2022/8/17 浙大微電子 24/26 簡(jiǎn)單電路的可測(cè)性設(shè)計(jì) ? 直接從 A,B模塊增加輸出管腳進(jìn)行測(cè)試 ? 增加了輸出管腳數(shù)和芯片面積，封裝成本增加 ? 用多路選擇器，只需增加一個(gè)管腳 2022/8/17 浙大微電子 25/26 多路選擇器在可測(cè)性設(shè)計(jì)中的作用 不但將多路選擇器用在芯片電路的輸出端 , 而且將它們用在芯片的內(nèi)部 , 利用它們把內(nèi)部的子電路分割開(kāi)來(lái)并彼此絕緣 , 單獨(dú)測(cè)試 , 是大規(guī)模、超大規(guī)模集成電路可測(cè)性設(shè)計(jì)更常用的方法。 2022/8/17 浙大微電子 26/26 復(fù)雜電路的可測(cè)性設(shè)計(jì)（ DFT） ? 對(duì)于組合電路 –有非常成熟的測(cè)試矢量生成算法來(lái)檢測(cè)電路中的故障，無(wú)需增加 DFT電路 ? 對(duì)于時(shí)序電路來(lái)說(shuō) –掃描鏈法，把內(nèi)部的時(shí)序單元（ DFF）改成特定的掃描單元，然后把所有的掃描單元串成掃描鏈，通過(guò)掃描鏈，將內(nèi)部信息串行傳到輸出管腳。 –內(nèi)建自測(cè)試法（ BIST），無(wú)需外部測(cè)試機(jī)臺(tái)，內(nèi)部產(chǎn)生測(cè)試向量，將無(wú)故障響應(yīng)值也事先存放在芯片內(nèi)部，自己比較并輸出比較結(jié)果。 2022/8/17 浙大微電子 27/26 Thanks！
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